主论坛议程
分论坛议程

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开幕式主论坛开幕式 上午场主论坛上午场 下午场(上)主论坛下午场(上) 下午场(下)主论坛下午场(下)
主论坛开幕式
开幕式主持人：
黄伟 上海广播电视台 第一财经电视主持人
张江厅
时间 主题 演讲者主题 & 演讲者
09:00 - 09:35 Lu Dai 致辞
戴伟民理事长 致辞
Lu Dai 致辞
戴伟民理事长 致辞
Lu Dai
RISC-V国际基金会 理事长
政府领导
戴伟民
峰会主席
上海开放处理器产业创新中心 理事长
仪式发布
仪式发布
09:35 - 09:45 茶歇
茶歇
09:45 - 10:00 从指令集架构到产业落地：2025年加速技术进程与RISC-V应用推广
从指令集架构到产业落地：2025年加速技术进程与RISC-V应用推广
Andrea Gallo
RISC-V国际基金会 CEO
10:00 - 10:20 融算于开，慧启未来
融算于开，慧启未来
Jim Keller
Tenstorrent 首席执行官
Wei-Han Lien
Tenstorrent 首席架构师
10:20 - 10:30 向新笃行：耐心资本赋能科技创新和产业发展
向新笃行：耐心资本赋能科技创新和产业发展
戴敏敏
上海国投公司 总裁
10:30 - 10:40 RISC-V生态街区宣介
RISC-V生态街区宣介
刘樱
张江高科 董事长
10:40 - 11:00 茶歇
茶歇
主论坛上午场
主持人：
戚肖宁 峰会副主席 阿里巴巴集团 副总裁
张江厅
时间 主题 演讲者主题 & 演讲者
11:00 - 11:15 RISC-V技术现状与未来展望
RISC-V技术现状与未来展望
Krste Asanović
RISC-V国际基金会 首席架构师
SiFive首席架构师
加州大学伯克利分校研究生院 名誉教授
11:15 - 12:15 圆桌：RISC-V产业落地的机遇和挑战
圆桌：RISC-V产业落地的机遇和挑战
主持人：
戴伟民
峰会主席，上海开放处理器产业创新中心 理事长
嘉宾（按姓氏拼音排名）：
包云岗
中国科学院计算技术研究所 副所长
中国开放指令生态（RISC-V）联盟 秘书长
北京开源芯片研究院首席科学家
高鹏
算能 高级副总裁
何宁
奕斯伟计算 高级副总裁&首席技术官
胡振波
芯来科技 创始人
Wei-Han Lien
Tenstorrent 首席架构师
孟建熠
知合计算 CEO
石义军
中兴微 副总经理
Yankin Tanurhan
新思科技 应用工程资深副总裁
徐昀
合见工软 总裁
杨静
阿里巴巴达摩院 RISC-V副总裁
杨勇
南京沁恒微电子 技术总监&董事
主论坛下午场(上)
主持人：
谭章熹 峰会副主席 RISC-V国际开源实验室（RIOS Lab） 联合主任
张江厅
时间 主题 演讲者主题 & 演讲者
13:30 - 13:45 扩展RISC-V：拥抱平台化与生态化思维
扩展RISC-V：拥抱平台化与生态化思维
Leendert van Doorn
高通 资深副总裁
13:45 - 14:00 技术驱动与标准引领，共筑RISC-V高性能应用基座
技术驱动与标准引领，共筑RISC-V高性能应用基座
戚肖宁
阿里巴巴集团 副总裁
14:00 - 14:15 关于RISC-V生态建设的几点观察与思考
关于RISC-V生态建设的几点观察与思考
包云岗
中国科学院计算技术研究所 副所长
中国开放指令生态（RISC-V）联盟 秘书长
北京开源芯片研究院 首席科学家
14:15 - 14:30 持续攀登技术高峰，开放引领生态繁荣
持续攀登技术高峰，开放引领生态繁荣
孟建熠
知合计算 CEO
14:30 - 14:45 大语言模型推理部署RISC-V服务器应用及架构研究
大语言模型推理部署RISC-V服务器应用及架构研究
石义军
中兴微电子 副总经理
14:45 - 15:00 在NVIDIA计算平台实现RISC-V应用处理器部署
在NVIDIA计算平台实现RISC-V应用处理器部署
Frans Sijstermans
英伟达 副总裁
15:00 - 15:30 茶歇
茶歇
主论坛下午场(下)
主持人：
彭剑英 峰会程序委员会主席 上海开放处理器产业创新中心 副理事长
张江厅
时间 主题 演讲者主题 & 演讲者
15:30 - 15:45 产业赋能：RISC-V场景化方案创新与生态协同
产业赋能：RISC-V场景化方案创新与生态协同
何宁
奕斯伟计算 高级副总裁&首席技术官
15:45 - 16:00 RISC-V：以开放标准推动技术变革
RISC-V：以开放标准推动技术变革
Yankin Tanurhan
新思科技 应用工程资深副总裁
16:00 - 16:15 全国产EDA/IP助力新形势下芯片需求
全国产EDA/IP助力新形势下芯片需求
吴晓忠
合见工软 副总裁
16:15 - 16:30 扎深根、结硕果，青稞RISC-V的技术创新与商业闭环
扎深根、结硕果，青稞RISC-V的技术创新与商业闭环
杨勇
南京沁恒微电子 技术总监&董事
16:30 - 16:45 携手加速汽车RISC-V生态建设，驱动智慧出行发展
携手加速汽车RISC-V生态建设，驱动智慧出行发展
Thomas Schneid
英飞凌 软件合作伙伴生态管理负责人
Linda Liu
英飞凌 资深市场经理
16:45 - 17:00 始终在线、超低能耗、超轻量，基于RISC-V的芯片设计平台
始终在线、超低能耗、超轻量，基于RISC-V的芯片设计平台
汪志伟
芯原股份 执行副总裁&定制芯片平台事业部总经理
Billy Rutledge
谷歌研究院 系统研究总监
17:00 - 17:15 RISC-V商业化IP的进程与展望
RISC-V商业化IP的进程与展望
胡振波
芯来科技 创始人

分论坛

AI人工智能 高性能高性能计算 软件软件与生态系统 嵌入式嵌入式系统 汽车汽车电子 EDAEDA 前沿前沿创新 投资投资与并购 教育教育与人才培养
人工智能
主持人：
项晓燕 达摩院 玄铁处理器架构师陈炜 希姆计算 执行副总裁、RISC-V国际基金会AI/ML SIG副主席
7/18 9:00-17:00
张江厅
时间 主题 演讲者主题 & 演讲者
09:00 - 09:15 RISC-V AI 指令扩展：从向量到矩阵的架构选择与挑战 RISC-V AI 指令扩展：从向量到矩阵的架构选择与挑战 AI 应用对运算提出了新需求，尤其是矩阵乘法。然而，根据不同的 AI 应用场景，需要采取不同的技术路径。 RISC-V International 正推动多项新指令扩展的标准化以涵盖这些多样化的需求。其中部分扩展利用现有的向量寄存器，部分则在处理器中新增矩阵状态。本演讲将介绍这些不同的方案及其优缺点、标准预计定案的时间，以及将这些扩展实现至不同 CPU 架构时所需考量的重要因素。 RISC-V AI 指令扩展：从向量到矩阵的架构选择与挑战 RISC-V AI 指令扩展：从向量到矩阵的架构选择与挑战 AI 应用对运算提出了新需求，尤其是矩阵乘法。然而，根据不同的 AI 应用场景，需要采取不同的技术路径。 RISC-V International 正推动多项新指令扩展的标准化以涵盖这些多样化的需求。其中部分扩展利用现有的向量寄存器，部分则在处理器中新增矩阵状态。本演讲将介绍这些不同的方案及其优缺点、标准预计定案的时间，以及将这些扩展实现至不同 CPU 架构时所需考量的重要因素。
Krste Asanovic
SiFive 联合创始人&首席架构师
09:15 - 09:30 RISC-V，AI原生！为何最快速发展的领域需要最快速演进的架构？ 人工智能正以前所未有的速度发展，驱动力来自快速迭代的模型、不断演进的软件栈，以及对计算效率日益增长的需求。传统架构已难以跟上这样的发展节奏。RISC-V 提供了一种全新的选择：一种开放的、模块化的、具高度适应性的架构，它不仅“具备 AI 能力”，更是“为 AI 而生”。
本次主题演讲将探讨 RISC-V 如何通过可定制的指令扩展、面向矩阵处理的多重组合扩展、轻量级加速器设计，以及软硬件协同开发，全面契合现代 AI 的演进速度。从新一代芯片的“零日”软件支持，到上游工具链的快速就绪，RISC-V 生态正快速构建一条区别于 GPU 和传统 AI 加速器的技术路径。
这不仅是一份技术路线图，更是一份号召：携手构建一个开放、包容、全球共建的 AI 未来——基于 RISC-V。 		RISC-V，AI原生！为何最快速发展的领域需要最快速演进的架构？ 人工智能正以前所未有的速度发展，驱动力来自快速迭代的模型、不断演进的软件栈，以及对计算效率日益增长的需求。传统架构已难以跟上这样的发展节奏。RISC-V 提供了一种全新的选择：一种开放的、模块化的、具高度适应性的架构，它不仅“具备 AI 能力”，更是“为 AI 而生”。
本次主题演讲将探讨 RISC-V 如何通过可定制的指令扩展、面向矩阵处理的多重组合扩展、轻量级加速器设计，以及软硬件协同开发，全面契合现代 AI 的演进速度。从新一代芯片的“零日”软件支持，到上游工具链的快速就绪，RISC-V 生态正快速构建一条区别于 GPU 和传统 AI 加速器的技术路径。
这不仅是一份技术路线图，更是一份号召：携手构建一个开放、包容、全球共建的 AI 未来——基于 RISC-V。
Philipp Tomsich
VRULL GmbH 首席技术官兼创始人
RISC-V 国际基金会 技术指导委员会 副主席
09:30 - 09:45 面向AI应用的高扩展性矩阵扩展 面向AI应用的高扩展性矩阵扩展 在过去一年多的Task Group运作中，RISC-V架构具有独享架构状态的矩阵扩展 Attached Matrix Extension （简称 AME）的发展路径日渐清晰。在RISC-V社区中确立了承担设计具有独享架构状态的矩阵乘法扩展的任务。AME的设计将AI应用作为主要目标应用，为端侧和云侧提供统一的编程接口，在各自应用场景的成本约束下实现极致的算力，用以支撑AI应用的落地。本演讲介绍AME TG近期的工作结果，包括讨论题目，已有的架构提案和未来计划等。 面向AI应用的高扩展性矩阵扩展 面向AI应用的高扩展性矩阵扩展 在过去一年多的Task Group运作中，RISC-V架构具有独享架构状态的矩阵扩展 Attached Matrix Extension （简称 AME）的发展路径日渐清晰。在RISC-V社区中确立了承担设计具有独享架构状态的矩阵乘法扩展的任务。AME的设计将AI应用作为主要目标应用，为端侧和云侧提供统一的编程接口，在各自应用场景的成本约束下实现极致的算力，用以支撑AI应用的落地。本演讲介绍AME TG近期的工作结果，包括讨论题目，已有的架构提案和未来计划等。
赵思齐
阿里巴巴达摩院 技术专家
RISC-V国际 AME TG主席
09:45 - 10:00 基于RISC-V处理器的大型AL/ML SoC架构创新 近年来新兴的 AI/ML 技术推动了半导体行业的高速增长。受 SoC 设计团队现有技术的影响，业界已采用多种不同路线实现 AI SoC。随着 AI/ML 应用从云端向边缘端延伸，我们预计未来几年 AI SoC 的研发将持续激增。
晶心科技（Andes） 在与 AI 行业头部企业及创新型初创公司合作方面拥有丰富经验。RISC‑V 处理器凭借多样化的配置，在大规模 AI SoC 的处理单元（PE）中扮演着关键且差异化的角色。设计团队可灵活选用处理器，与其他处理单元组件互补，例如基于 SRAM 的存算一体（CIM）单元用于 GEMM 运算，专用硬件引擎用于非线性函数计算。
本次演讲将探讨以下 四类 RISC‑V 处理器在处理单元（PE）中的应用：
-标量核（无 RVV 向量指令）
-向量核
-支持自定义向量指令的向量核
-同时支持自定义向量指令与矩阵指令的向量核
我们将以晶心科技的方案为例，分析不同方案之间的权衡与取舍，及其对 AI 软件栈的影响，并讨论每种方案所需的关键微架构特性。 		基于RISC-V处理器的大型AL/ML SoC架构创新 近年来新兴的 AI/ML 技术推动了半导体行业的高速增长。受 SoC 设计团队现有技术的影响，业界已采用多种不同路线实现 AI SoC。随着 AI/ML 应用从云端向边缘端延伸，我们预计未来几年 AI SoC 的研发将持续激增。
晶心科技（Andes） 在与 AI 行业头部企业及创新型初创公司合作方面拥有丰富经验。RISC‑V 处理器凭借多样化的配置，在大规模 AI SoC 的处理单元（PE）中扮演着关键且差异化的角色。设计团队可灵活选用处理器，与其他处理单元组件互补，例如基于 SRAM 的存算一体（CIM）单元用于 GEMM 运算，专用硬件引擎用于非线性函数计算。
本次演讲将探讨以下 四类 RISC‑V 处理器在处理单元（PE）中的应用：
-标量核（无 RVV 向量指令）
-向量核
-支持自定义向量指令的向量核
-同时支持自定义向量指令与矩阵指令的向量核
我们将以晶心科技的方案为例，分析不同方案之间的权衡与取舍，及其对 AI 软件栈的影响，并讨论每种方案所需的关键微架构特性。
苏泓萌
晶心科技 总经理兼技术长
10:00 - 10:15 可配置高性能互连架构加速基于RISC-V的AI/ML与ADAS SoCs 本次演讲将探讨面向AI/ML及ADAS应用的高性能RISC-V SoC互连架构设计中的关键挑战与创新解决方案。我们将从互连中心视角出发，重点解析非传统数据流模式、时间敏感型仲裁机制及低延迟处理需求等核心问题，并展示Arteris如何通过高效、经济、可配置的解决方案突破这些瓶颈，显著缩短产品上市周期。针对汽车和工业系统等安全关键领域，该架构还集成了功能安全与容错性设计要素，支持符合ISO 26262等标准及相关认证要求。 可配置高性能互连架构加速基于RISC-V的AI/ML与ADAS SoCs 本次演讲将探讨面向AI/ML及ADAS应用的高性能RISC-V SoC互连架构设计中的关键挑战与创新解决方案。我们将从互连中心视角出发，重点解析非传统数据流模式、时间敏感型仲裁机制及低延迟处理需求等核心问题，并展示Arteris如何通过高效、经济、可配置的解决方案突破这些瓶颈，显著缩短产品上市周期。针对汽车和工业系统等安全关键领域，该架构还集成了功能安全与容错性设计要素，支持符合ISO 26262等标准及相关认证要求。
栾淏
Arteris 首席架构师
10:15 - 10:45 茶歇
茶歇
10:45 - 11:00 大模型在 RISC-V 架构上的技术创新与应用 大模型在 RISC-V 架构上的技术创新与应用 尽管大模型的性能和参数量持续提升，但其主流架构正趋于稳定，核心算子呈现出收敛态势。本文重点阐述了 RISC-V 架构通过 RVV和 AME提供的硬件能力对核心算子的底层加速，显著提升计算效率。同时，RISC-V 的灵活性支持针对不同大模型架构进行深度的软硬件协同优化。基于上述硬件特性，在 AI-NAS 产品中实现了大模型功能的部署和应用。 大模型在 RISC-V 架构上的技术创新与应用 大模型在 RISC-V 架构上的技术创新与应用 尽管大模型的性能和参数量持续提升，但其主流架构正趋于稳定，核心算子呈现出收敛态势。本文重点阐述了 RISC-V 架构通过 RVV和 AME提供的硬件能力对核心算子的底层加速，显著提升计算效率。同时，RISC-V 的灵活性支持针对不同大模型架构进行深度的软硬件协同优化。基于上述硬件特性，在 AI-NAS 产品中实现了大模型功能的部署和应用。
黄怡皓
知合计算 解决方案总监
11:00 - 11:15 Nuclei AI Library: 使用RISC-V V扩展加速 AI 推理 Nuclei AI Library: 使用RISC-V V扩展加速 AI 推理 随着人工智能技术的迅速发展，AI推理任务正在从云端逐步迁移到边缘设备和嵌入式系统。如何在资源受限的硬件平台上实现高效、低功耗的AI计算已成为业界的重要课题。
RISC-V作为开源且可扩展的指令集架构，其灵活性和开放特性为AI推理应用提供了创新的解决方案。Nuclei AI Library正是基于RISC-V架构，充分利用V扩展指令集以及定制化的V扩展特性，实现了对AI算子的高效加速。 		Nuclei AI Library: 使用RISC-V V扩展加速 AI 推理 Nuclei AI Library: 使用RISC-V V扩展加速 AI 推理 随着人工智能技术的迅速发展，AI推理任务正在从云端逐步迁移到边缘设备和嵌入式系统。如何在资源受限的硬件平台上实现高效、低功耗的AI计算已成为业界的重要课题。
RISC-V作为开源且可扩展的指令集架构，其灵活性和开放特性为AI推理应用提供了创新的解决方案。Nuclei AI Library正是基于RISC-V架构，充分利用V扩展指令集以及定制化的V扩展特性，实现了对AI算子的高效加速。
舒卓
芯来科技 嵌入式软件工程师
11:15 - 11:30 RISC-V芯片的创新与应用 介绍RISC-V AI在边缘计算场景下应用的技术要求，包括存储特点，异构计算的特点和AI推理的特点以。展望边缘计算+RISC-V下一步发展趋势。另外介绍RISC-V技术在边缘计算场景下的 AI 盒子，加速卡， AI PC 等解决方案以及这些方案如何赋能具体的应用。说明了AI时代，RISC-V和具体应用场景相结合，具有广泛的应用前景。 RISC-V芯片的创新与应用 介绍RISC-V AI在边缘计算场景下应用的技术要求，包括存储特点，异构计算的特点和AI推理的特点以。展望边缘计算+RISC-V下一步发展趋势。另外介绍RISC-V技术在边缘计算场景下的 AI 盒子，加速卡， AI PC 等解决方案以及这些方案如何赋能具体的应用。说明了AI时代，RISC-V和具体应用场景相结合，具有广泛的应用前景。
李建宇
奕斯伟计算 市场推广总监
11:30 - 11:45 RISC-V 加速AI创新：行业智能体的实践 RISC-V 加速AI创新：行业智能体的实践 在当前全球芯片产业变革与AI技术快速发展的背景下，RISC-V开源指令集架构凭借其模块化、可定制化及低功耗等优势，正成为AI算力基础设施的重要选择。该平台采用"芯片+模型+平台+智能体"的闭环架构，实现了从底层硬件到上层应用的软硬一体化优化，不仅确保了数据安全与国产化替代，更显著提升了AI推理效率，为行业提供了可复制的技术范式。由广州公共资源交易集团与希姆计算联合打造的智能体协同管理平台，创新性地采用RISC-V架构作为核心算力底座。随着RISC-V在AI推理端的持续优化，这一技术路径有望在更多行业场景中发挥关键作用。 RISC-V 加速AI创新：行业智能体的实践 RISC-V 加速AI创新：行业智能体的实践 在当前全球芯片产业变革与AI技术快速发展的背景下，RISC-V开源指令集架构凭借其模块化、可定制化及低功耗等优势，正成为AI算力基础设施的重要选择。该平台采用"芯片+模型+平台+智能体"的闭环架构，实现了从底层硬件到上层应用的软硬一体化优化，不仅确保了数据安全与国产化替代，更显著提升了AI推理效率，为行业提供了可复制的技术范式。由广州公共资源交易集团与希姆计算联合打造的智能体协同管理平台，创新性地采用RISC-V架构作为核心算力底座。随着RISC-V在AI推理端的持续优化，这一技术路径有望在更多行业场景中发挥关键作用。
肖正宇
希姆计算 AI应用技术总监
11:45 - 12:00 XSAI：以 CPU 的编程范式支持现代 LLM 核函数 XSAI：以 CPU 的编程范式支持现代 LLM 核函数 大语言模型（LLM）的激增催生了领域特定架构（DSA）的蓬勃发展。RISC-V架构在提供了集成定制化硬件加速的灵活性的同时，又维持了标准的软件生态。然而，当前基于指令集扩展（ISA-extension）的AI加速器或AI CPU普遍存在两大局限：1）无法在保持程序员友好的CPU编程范式与实现高计算吞吐率之间取得平衡；2）缺乏对LLM关键计算原语的原生硬件支持。
为应对这些挑战，本文通过一种整体性的软硬件协同设计，提出了一款名为XSAI的RISC-V AI处理器。我们的设计具备以下特性：
1) 单核针对8位通用矩阵乘法（GEMM）的峰值算力可达16 TOPS/GHz；
2) 完整保留了传统的CPU编程范式（例如，无需启动核函数，且支持SIMD与OpenMP）；
3) 为GEMM计算单元提供了前所未有的二级缓存（L2 Cache）带宽；
4) 原生支持异步GEMM以及分组量化缩放因子（per-group scaling factor）等对LLM 核函数友好的计算原语。 		XSAI：以 CPU 的编程范式支持现代 LLM 核函数 XSAI：以 CPU 的编程范式支持现代 LLM 核函数 大语言模型（LLM）的激增催生了领域特定架构（DSA）的蓬勃发展。RISC-V架构在提供了集成定制化硬件加速的灵活性的同时，又维持了标准的软件生态。然而，当前基于指令集扩展（ISA-extension）的AI加速器或AI CPU普遍存在两大局限：1）无法在保持程序员友好的CPU编程范式与实现高计算吞吐率之间取得平衡；2）缺乏对LLM关键计算原语的原生硬件支持。
为应对这些挑战，本文通过一种整体性的软硬件协同设计，提出了一款名为XSAI的RISC-V AI处理器。我们的设计具备以下特性：
1) 单核针对8位通用矩阵乘法（GEMM）的峰值算力可达16 TOPS/GHz；
2) 完整保留了传统的CPU编程范式（例如，无需启动核函数，且支持SIMD与OpenMP）；
3) 为GEMM计算单元提供了前所未有的二级缓存（L2 Cache）带宽；
4) 原生支持异步GEMM以及分组量化缩放因子（per-group scaling factor）等对LLM 核函数友好的计算原语。
周耀阳
北京开源芯片研究院 高级工程师
12:00 - 13:30 午餐
午餐
13:30 - 13:45 打造使用RISC-V的可扩展AI/ML软件平台：从PyTorch到SiFive XM平台的完整部署流程 打造使用RISC-V的可扩展AI/ML软件平台：从PyTorch到SiFive XM平台的完整部署流程 本演讲将介绍 SiFive 为 RISC‑V 架构打造的 AI/ML 软件平台，旨在实现人工智能模型的高效端到端部署。该平台以 IREE 编译基础为核心，支持模型转换与硬件感知的执行调优，能够有效适配 SiFive XM 系列平台上的 X390 处理器与内置 AI 矩阵引擎。通过实际应用案例，我们将展示该平台在开放 RISC‑V 架构上运行现代 AI 工作负载时所具备的灵活性、性能表现与高度整合性。 打造使用RISC-V的可扩展AI/ML软件平台：从PyTorch到SiFive XM平台的完整部署流程 打造使用RISC-V的可扩展AI/ML软件平台：从PyTorch到SiFive XM平台的完整部署流程 本演讲将介绍 SiFive 为 RISC‑V 架构打造的 AI/ML 软件平台，旨在实现人工智能模型的高效端到端部署。该平台以 IREE 编译基础为核心，支持模型转换与硬件感知的执行调优，能够有效适配 SiFive XM 系列平台上的 X390 处理器与内置 AI 矩阵引擎。通过实际应用案例，我们将展示该平台在开放 RISC‑V 架构上运行现代 AI 工作负载时所具备的灵活性、性能表现与高度整合性。
陈彦蓁
SiFive AI/ML 团队高级工程师
13:45 - 14:00 玄铁AI大模型部署优化实践 随着 AI 大模型的爆发式发展，各个行业都在被 AI 重塑改造。多样化 AI 应用场景催生了差异化的算力需求，推动业界对底层计算架构性能优化、可定制化等方面的需求持续增长。RISC-V作为开源指令集架构，具备模块化、扩展性强等优势，为AI算力需求提供了新选择。
玄铁推出了覆盖端边云各类场景RISC-V 系列处理器，全面支持RVV1.0 扩展，并且为了更好加速AI性能，提供了玄铁矩阵扩展指令集(Xuantie Attached Matrix Extension)。同时玄铁也提供了完善的配套AI软件：玄铁AI部署工具集HHB，提供了完善的模型部署、推理优化、性能分析调试和AI软件生态接入能力。该工具集整合了玄铁AI软件栈系列工具，包括：玄铁AI编译框架（HHB-AICompiler）、玄铁ONNX生态扩展组件（HHB-onnxruntime）、玄铁Pytorch生态扩展组件（HHB-XTorch）、玄铁推理运行时引擎（HHB-XTNN）以及玄铁高性能算子库（HHB-XTnnlib）。
本次分享重点介绍玄铁原生Pytorch AI软件栈在支撑大模型业务方面的优化实践，包括整体软件栈分层，整体通路，以及框架层、算子层实现概述和优化总结。 		玄铁AI大模型部署优化实践 随着 AI 大模型的爆发式发展，各个行业都在被 AI 重塑改造。多样化 AI 应用场景催生了差异化的算力需求，推动业界对底层计算架构性能优化、可定制化等方面的需求持续增长。RISC-V作为开源指令集架构，具备模块化、扩展性强等优势，为AI算力需求提供了新选择。
玄铁推出了覆盖端边云各类场景RISC-V 系列处理器，全面支持RVV1.0 扩展，并且为了更好加速AI性能，提供了玄铁矩阵扩展指令集(Xuantie Attached Matrix Extension)。同时玄铁也提供了完善的配套AI软件：玄铁AI部署工具集HHB，提供了完善的模型部署、推理优化、性能分析调试和AI软件生态接入能力。该工具集整合了玄铁AI软件栈系列工具，包括：玄铁AI编译框架（HHB-AICompiler）、玄铁ONNX生态扩展组件（HHB-onnxruntime）、玄铁Pytorch生态扩展组件（HHB-XTorch）、玄铁推理运行时引擎（HHB-XTNN）以及玄铁高性能算子库（HHB-XTnnlib）。
本次分享重点介绍玄铁原生Pytorch AI软件栈在支撑大模型业务方面的优化实践，包括整体软件栈分层，整体通路，以及框架层、算子层实现概述和优化总结。
徐鹏
阿里巴巴达摩院 高级开发工程师
14:00 - 14:15 基于RISC-V架构的高性能AI大模型工作站 基于RISC-V架构的高性能AI大模型工作站 本演讲探讨RISC-V高性能AI大模型工作站的设计理念、技术优势及未来潜力。
硬件方面，使用超睿UR-DP1000高性能RISC-V CPU，支持RV64GBCH指令集和硬件虚拟化。可扩展的PCIe设计支持1-4张希姆STCP920 RISC-V AI推理卡稳定运行。通过软硬协同优化，满足AI计算需求。
软件方面，提供基于GCC和LLVM的私有RISC-V编译器，支持内核5.4-6.6的Linux发行版。适配RISC-V云原生K8s、虚拟化KubeVirt和Virt-Manager，提供容器和虚机两种解决方案。此外，还支持32B的DeepSeek大模型。
CPU芯片在XC市场和国际RISC-V领域具有领先地位，能够为高校、研究机构和政企客户提供稳定、高效且灵活的AI计算环境，推动国产RISC-V AI大模型工作站的商业应用。 		基于RISC-V架构的高性能AI大模型工作站 基于RISC-V架构的高性能AI大模型工作站 本演讲探讨RISC-V高性能AI大模型工作站的设计理念、技术优势及未来潜力。
硬件方面，使用超睿UR-DP1000高性能RISC-V CPU，支持RV64GBCH指令集和硬件虚拟化。可扩展的PCIe设计支持1-4张希姆STCP920 RISC-V AI推理卡稳定运行。通过软硬协同优化，满足AI计算需求。
软件方面，提供基于GCC和LLVM的私有RISC-V编译器，支持内核5.4-6.6的Linux发行版。适配RISC-V云原生K8s、虚拟化KubeVirt和Virt-Manager，提供容器和虚机两种解决方案。此外，还支持32B的DeepSeek大模型。
CPU芯片在XC市场和国际RISC-V领域具有领先地位，能够为高校、研究机构和政企客户提供稳定、高效且灵活的AI计算环境，推动国产RISC-V AI大模型工作站的商业应用。
杨玉模
中国电信研究院 技术专家
14:15 - 14:30 针对RISC-V异构计算平台的Triton编译优化 针对RISC-V异构计算平台的Triton编译优化 RISC-V将是未来AI芯片的基础指令集，Triton是OpenAI推出的跨平台算子库编程语言；如何把基于Triton编程语言编写的通用AI算子库，适配到基于RISC-V的AI加速芯片，并高效的运行起来，成为解决现有RISC-V AI软件栈复杂，成本高等问题的一条可行路径。本次演讲将介绍兆松科技自研的一款针对RISC-V指令集的异构Triton AI算子库编译器，以及在此编译器中针对异构AI计算平台进行的一些重要的编译优化。 针对RISC-V异构计算平台的Triton编译优化 针对RISC-V异构计算平台的Triton编译优化 RISC-V将是未来AI芯片的基础指令集，Triton是OpenAI推出的跨平台算子库编程语言；如何把基于Triton编程语言编写的通用AI算子库，适配到基于RISC-V的AI加速芯片，并高效的运行起来，成为解决现有RISC-V AI软件栈复杂，成本高等问题的一条可行路径。本次演讲将介绍兆松科技自研的一款针对RISC-V指令集的异构Triton AI算子库编译器，以及在此编译器中针对异构AI计算平台进行的一些重要的编译优化。
伍华林
兆松科技 CTO
14:30 - 14:45 乱序 RVV：动态调度提升AI 计算任务效率 乱序 RVV：动态调度提升AI 计算任务效率 通过分析人工智能（AI）计算三大核心挑战，聚焦RISC-V向量扩展（RVV）在AI计算领域的创新应用。RVV 凭借参数化设计（如可配置向量长度 VLEN）与指令集兼容性，高效适配从边缘 IoT 到云端数据中心的多样化 AI 模型部署需求，打破传统专有架构的生态封闭性。重点阐述乱序 RVV 通过动态指令调度、内存访问优化及控制流管理机制，显著提升 AI 计算性能（典型任务性能提升 6.34%-30.19%），为通用大模型与边缘智能的融合发展提供开放、灵活的计算引擎解决方案。 乱序 RVV：动态调度提升AI 计算任务效率 乱序 RVV：动态调度提升AI 计算任务效率 通过分析人工智能（AI）计算三大核心挑战，聚焦RISC-V向量扩展（RVV）在AI计算领域的创新应用。RVV 凭借参数化设计（如可配置向量长度 VLEN）与指令集兼容性，高效适配从边缘 IoT 到云端数据中心的多样化 AI 模型部署需求，打破传统专有架构的生态封闭性。重点阐述乱序 RVV 通过动态指令调度、内存访问优化及控制流管理机制，显著提升 AI 计算性能（典型任务性能提升 6.34%-30.19%），为通用大模型与边缘智能的融合发展提供开放、灵活的计算引擎解决方案。
14:45 - 15:00 支持RISC-V加速的Ray框架赋能AI工作负载 支持RISC-V加速的Ray框架赋能AI工作负载 RISC-V 正为 AI 处理器领域带来革命性变革。与此同时，作为一款领先的、用于 AI 和 Python 应用规模化部署的开源框架，Ray（项目地址：https://github.com/ray-project/ray）已被 OpenAI 等企业广泛应用于生产环境。
我们认为，将开源软件 Ray 与开源硬件 RISC-V 深度融合，极具价值。这一融合将开启开源机器学习 / 人工智能平台的全新时代。本次分享中，我将介绍近期为实现 Ray 在 RISC-V 架构上的适配所开展的工作，并通过在真实的 RISC-V 硬件平台上运行 Ray 进行现场演示。同时，我还会分享一些基于 Ray 在 RISC-V 架构上的扩展方案，以此推动机器学习与人工智能领域的创新发展。 		支持RISC-V加速的Ray框架赋能AI工作负载 支持RISC-V加速的Ray框架赋能AI工作负载 RISC-V 正为 AI 处理器领域带来革命性变革。与此同时，作为一款领先的、用于 AI 和 Python 应用规模化部署的开源框架，Ray（项目地址：https://github.com/ray-project/ray）已被 OpenAI 等企业广泛应用于生产环境。
我们认为，将开源软件 Ray 与开源硬件 RISC-V 深度融合，极具价值。这一融合将开启开源机器学习 / 人工智能平台的全新时代。本次分享中，我将介绍近期为实现 Ray 在 RISC-V 架构上的适配所开展的工作，并通过在真实的 RISC-V 硬件平台上运行 Ray 进行现场演示。同时，我还会分享一些基于 Ray 在 RISC-V 架构上的扩展方案，以此推动机器学习与人工智能领域的创新发展。
陈铁军
RISC-V国际基金会 大使
15:00 - 15:30 茶歇
茶歇
15:30 - 15:45 赋能稀疏模型推论：一个为RISC-V矩阵扩充指令与最佳化函式库所设计的微核心感知方法 赋能稀疏模型推论：一个为RISC-V矩阵扩充指令与最佳化函式库所设计的微核心感知方法 在边缘设备上部署稀疏神经网络是一项重大挑战。尽管如 XNNPACK 的稀疏计算基元等尝试已展现潜力，但性能差距依然存在，因为其非结构化稀疏（unstructured sparsity）模式与硬件加速器的原生微核心结构不匹配。 我们提出「微核心感知稀疏（Micro-Kernel Aware Sparsity）」，一个软硬件协同设计方法。我们的剪枝策略明确地选择与「曾在历届 RISC-V 高峰会上披露的 RISC-V 矩阵扩展指令」的微核心形状相匹配的稀疏区块。这能确保绝大多数的运算都以原生工作负载的形式处理，从而显著提升硬件利用率。 此方法成效卓著：我们锁定一个 8×4 的微核心，将 ResNet-50 模型剪枝至 49.83% 的稀疏度，而准确率仅下降约 1.15%，并带来预估约 1.5 倍的端到端加速。这份工作为开发「为 RISC-V 矩阵扩展指令而生」的 AI 模型提供了一张蓝图，将软件稀疏性转换为硬件原生的性能。 赋能稀疏模型推论：一个为RISC-V矩阵扩充指令与最佳化函式库所设计的微核心感知方法 赋能稀疏模型推论：一个为RISC-V矩阵扩充指令与最佳化函式库所设计的微核心感知方法 在边缘设备上部署稀疏神经网络是一项重大挑战。尽管如 XNNPACK 的稀疏计算基元等尝试已展现潜力，但性能差距依然存在，因为其非结构化稀疏（unstructured sparsity）模式与硬件加速器的原生微核心结构不匹配。 我们提出「微核心感知稀疏（Micro-Kernel Aware Sparsity）」，一个软硬件协同设计方法。我们的剪枝策略明确地选择与「曾在历届 RISC-V 高峰会上披露的 RISC-V 矩阵扩展指令」的微核心形状相匹配的稀疏区块。这能确保绝大多数的运算都以原生工作负载的形式处理，从而显著提升硬件利用率。 此方法成效卓著：我们锁定一个 8×4 的微核心，将 ResNet-50 模型剪枝至 49.83% 的稀疏度，而准确率仅下降约 1.15%，并带来预估约 1.5 倍的端到端加速。这份工作为开发「为 RISC-V 矩阵扩展指令而生」的 AI 模型提供了一张蓝图，将软件稀疏性转换为硬件原生的性能。
李恒宽
晶心科技 RD-计算加速处 副总监
15:45 - 16:00 面向RISC-V同构融合CPU处理器的Triton算子编译器设计与实践 面向RISC-V同构融合CPU处理器的Triton算子编译器设计与实践 Triton 是由OpenAI开发的一个开源编程语言和编译器，旨在简化高性能 GPU 内核的编写。它提供了类似 Python 的语法，并通过高级抽象降低了 GPU 编程的复杂性，同时保持了高性能。目前Pytorch已能做到100%替换CUDA，国内也有智源主导的FlagGems通用算子库试图构建起不依赖CUDA的AI计算生态。Triton生态内少有在CPU处理器上的实践，本次演讲将介绍在同构融合RISC-V CPU上的Triton接入与优化工作，希望在此架构上构建起比肩Triton GPGPU的AI编程方案。 面向RISC-V同构融合CPU处理器的Triton算子编译器设计与实践 面向RISC-V同构融合CPU处理器的Triton算子编译器设计与实践 Triton 是由OpenAI开发的一个开源编程语言和编译器，旨在简化高性能 GPU 内核的编写。它提供了类似 Python 的语法，并通过高级抽象降低了 GPU 编程的复杂性，同时保持了高性能。目前Pytorch已能做到100%替换CUDA，国内也有智源主导的FlagGems通用算子库试图构建起不依赖CUDA的AI计算生态。Triton生态内少有在CPU处理器上的实践，本次演讲将介绍在同构融合RISC-V CPU上的Triton接入与优化工作，希望在此架构上构建起比肩Triton GPGPU的AI编程方案。
黄竞辉
进迭时空 AI基础软件架构师
16:00 - 16:15 PerfXLM 2.0: RISC-V大模型推理框架的新进展 PerfXLM 2.0: RISC-V大模型推理框架的新进展 大模型推理框架PerfXLM在之前RISC-V CPU移植的基础上，进行新模型的迁移和支持。针对服务器级的RISC-V CPU，基于RVV 1.0版本和多核进行优化。同时，探索了RISC-V CPU和NPU的加速模式。 PerfXLM 2.0: RISC-V大模型推理框架的新进展 PerfXLM 2.0: RISC-V大模型推理框架的新进展 大模型推理框架PerfXLM在之前RISC-V CPU移植的基础上，进行新模型的迁移和支持。针对服务器级的RISC-V CPU，基于RVV 1.0版本和多核进行优化。同时，探索了RISC-V CPU和NPU的加速模式。
张先轶
澎峰科技 CEO
16:15 - 16:30 基于玄铁处理器AI应用场景的原型验证实践 演讲主要介绍玄铁处理器在AI应用场景下的关键功能与相应的验证挑战，以及合见硬件平台在达摩院玄铁RISC-V AI应用场景的工作：
* 助力玄铁处理器在AI应用中的开发：在玄铁+ XT-Link面向AI应用架构的系统方案的开发和构建项目中，应用UVHS提升开发和验证效率，通过16片VU19P的级联，支持32核处理器系统快速级联编译，仅一周就完成从RTL代码编译到上板调通的全流程。多种存储模型+高速接口方案，丰富了AI场景下各种外设的验证需求。
* 提升系统性能：玄铁+ XT-Link系统方案在Dhrystone和Coremark的测试结果显著提升，同等算力下表现优良性能，UVHS为玄铁RISC-V处理器在面向AI应用的设计场景中的高主频验证提供了可能，同步大幅提升了开发的效率。
* 高负荷压测稳定性：在玄铁RISC-V AI应用场景中，合见平台展现出卓越的稳定性，能够承受高负荷压力测试，为AI应用的可靠运行提供坚实保障。 		基于玄铁处理器AI应用场景的原型验证实践 演讲主要介绍玄铁处理器在AI应用场景下的关键功能与相应的验证挑战，以及合见硬件平台在达摩院玄铁RISC-V AI应用场景的工作：
* 助力玄铁处理器在AI应用中的开发：在玄铁+ XT-Link面向AI应用架构的系统方案的开发和构建项目中，应用UVHS提升开发和验证效率，通过16片VU19P的级联，支持32核处理器系统快速级联编译，仅一周就完成从RTL代码编译到上板调通的全流程。多种存储模型+高速接口方案，丰富了AI场景下各种外设的验证需求。
* 提升系统性能：玄铁+ XT-Link系统方案在Dhrystone和Coremark的测试结果显著提升，同等算力下表现优良性能，UVHS为玄铁RISC-V处理器在面向AI应用的设计场景中的高主频验证提供了可能，同步大幅提升了开发的效率。
* 高负荷压测稳定性：在玄铁RISC-V AI应用场景中，合见平台展现出卓越的稳定性，能够承受高负荷压力测试，为AI应用的可靠运行提供坚实保障。
牛锋
合见工软 产品销售总监
李辉
阿里巴巴达摩院 高级研发工程师
16:30 - 16:45 开源操作系统助力RISC-V架构上的AI计算能力 开源操作系统助力RISC-V架构上的AI计算能力 RISC-V架构在AI扩展指令集和AI加速器领域得到了快速发展，但目前在基础软件支持和底层优化方面仍面临较大挑战。以开源操作系统为基础，能够整个软硬件资源、加速软硬协同优化工作的开展。因此，介绍了基于openKylin开源操作系统开展的RISC-V架构AI计算工作，包括云端融合的AI计算框架、AI模型计算优化和应用功耗优化，并对工作进行了总结和展望。 开源操作系统助力RISC-V架构上的AI计算能力 开源操作系统助力RISC-V架构上的AI计算能力 RISC-V架构在AI扩展指令集和AI加速器领域得到了快速发展，但目前在基础软件支持和底层优化方面仍面临较大挑战。以开源操作系统为基础，能够整个软硬件资源、加速软硬协同优化工作的开展。因此，介绍了基于openKylin开源操作系统开展的RISC-V架构AI计算工作，包括云端融合的AI计算框架、AI模型计算优化和应用功耗优化，并对工作进行了总结和展望。
王文竹
先进计算与关键软件 海河实验室 基础软件部部长
16:45 - 17:00 开源鸿蒙+AI：驱动RISC-V架构的商业化突破与产业革新 开源鸿蒙+AI：驱动RISC-V架构的商业化突破与产业革新 OpenHarmony与AI技术的融合，正为RISC-V架构带来革命性的商业化机遇与产业变革。通过软硬协同优化、分布式能力突破及轻量化AI推理框架，这一组合在智慧城市、智慧办公和智慧医疗等领域展现出巨大潜力。润开鸿凭借自身在OpenHarmony与AI结合的优势，加速RISC-V在上述行业的产业落地，进一步推动RISC-V架构的全球竞争力。尽管面临性能优化、生态完善等挑战，但通过政策支持、产学研合作和国际标准化参与，OpenHarmony+AI有望加速RISC-V的产业化进程，重塑智能计算未来格局。 开源鸿蒙+AI：驱动RISC-V架构的商业化突破与产业革新 开源鸿蒙+AI：驱动RISC-V架构的商业化突破与产业革新 OpenHarmony与AI技术的融合，正为RISC-V架构带来革命性的商业化机遇与产业变革。通过软硬协同优化、分布式能力突破及轻量化AI推理框架，这一组合在智慧城市、智慧办公和智慧医疗等领域展现出巨大潜力。润开鸿凭借自身在OpenHarmony与AI结合的优势，加速RISC-V在上述行业的产业落地，进一步推动RISC-V架构的全球竞争力。尽管面临性能优化、生态完善等挑战，但通过政策支持、产学研合作和国际标准化参与，OpenHarmony+AI有望加速RISC-V的产业化进程，重塑智能计算未来格局。
于大伍
江苏润开鸿数字科技有限公司 副总裁
高性能计算
主持人：
孟建熠 知合计算 CEO、阿里巴巴达摩院 首席科学家、RVEI工委会 轮值会长徐 滔 赛昉科技 创始人兼首席执行官
7/18 9:00-17:15
科创厅
时间 主题 演讲者主题 & 演讲者
09:00 - 09:15 从CPU到计算子系统——香山开源IP的演进 从CPU到计算子系统——香山开源IP的演进 作为世界上性能最高的开源RISC-V处理器——香山，讲者将更新近一年的香山设计和验证进展（包括香山南湖V5和昆明湖V2验证状态更新）。并介绍此进展介绍当前香山参考设计现状，以及为什么需要推出计算子系统。并分别从面向服务器的计算子系统和面向嵌入式的计算子系统展开介绍，最后介绍基于计算子系统的统一验证环境。 从CPU到计算子系统——香山开源IP的演进 从CPU到计算子系统——香山开源IP的演进 作为世界上性能最高的开源RISC-V处理器——香山，讲者将更新近一年的香山设计和验证进展（包括香山南湖V5和昆明湖V2验证状态更新）。并介绍此进展介绍当前香山参考设计现状，以及为什么需要推出计算子系统。并分别从面向服务器的计算子系统和面向嵌入式的计算子系统展开介绍，最后介绍基于计算子系统的统一验证环境。
张建
北京开源芯片研究院 产品经理
09:15 - 09:30 持续创新迭代的玄铁系列处理器 RISC-V架构正在发展成为全球3大主流处理器架构之一，玄铁作为国内最大的RISC-V商用CPU IP提供商之一，产品线覆盖了从低功耗到高性能全系列应用场景。针对产业界对关心的通用高性能领域，玄铁团队于今年上半年正式向业界交付了旗下最新的高性能旗舰处理器IP玄铁C930，本次演讲将重点对C930的架构和微架构进行深入介绍。从流水线前级的指令获取，分支预测，到流水线中级的译码拆分、乱序调度，再到流水线后级的高性能计算、高带宽乱序访存，全方位对玄铁C930的技术创新进行深度解析。揭秘玄铁C930是如何通过架构和微架构的创新，从而将玄铁C930的SPECINT2006性能提升到15分/GHz以上。同时本次演讲还会进一步介绍搭配玄铁C930一起构建多核系统的XuanTie Link系列最新产品，以及搭载在玄铁C930上，方便用户在特定应用领域场景进行定向加速的玄铁DSA扩展接口，该扩展接口方便用户利用RISC-V天生的的可扩展性，在AI等热点应用场景实现几十到上百倍的性能提升。 持续创新迭代的玄铁系列处理器 RISC-V架构正在发展成为全球3大主流处理器架构之一，玄铁作为国内最大的RISC-V商用CPU IP提供商之一，产品线覆盖了从低功耗到高性能全系列应用场景。针对产业界对关心的通用高性能领域，玄铁团队于今年上半年正式向业界交付了旗下最新的高性能旗舰处理器IP玄铁C930，本次演讲将重点对C930的架构和微架构进行深入介绍。从流水线前级的指令获取，分支预测，到流水线中级的译码拆分、乱序调度，再到流水线后级的高性能计算、高带宽乱序访存，全方位对玄铁C930的技术创新进行深度解析。揭秘玄铁C930是如何通过架构和微架构的创新，从而将玄铁C930的SPECINT2006性能提升到15分/GHz以上。同时本次演讲还会进一步介绍搭配玄铁C930一起构建多核系统的XuanTie Link系列最新产品，以及搭载在玄铁C930上，方便用户在特定应用领域场景进行定向加速的玄铁DSA扩展接口，该扩展接口方便用户利用RISC-V天生的的可扩展性，在AI等热点应用场景实现几十到上百倍的性能提升。
贾昊䶮
阿里巴巴达摩院 高级技术专家
09:30 - 09:45 利用RISC-V 实现高性能计算
利用RISC-V 实现高性能计算
林志明
RISC-V国际基金会 董事会成员
晶心科技 董事长兼CEO
09:45 - 10:00 芯来科技高性能UX1030H 处理器IP，全面支持RVA23特性 该演讲介绍了芯来科技（Nuclei）在RISC-V CPU IP 车规领域方法学方面的实践，以系统性地实现ASIL-D级别的功能安全要求，并满足针对随机硬件失效能力的ASIL-B&D等级要求。针对不同ASIL等级客户的随机硬件能力，主要依赖于芯来自主开发的软硬件机制。此外，演讲中还分享了芯来汽车客户在集成RISC-V IP 以实现车规级IC（包括雷达、激光雷达、GNSS、MCU等应用）过程中所面临的挑战与相应的解决方案。 芯来科技高性能UX1030H 处理器IP，全面支持RVA23特性 该演讲介绍了芯来科技（Nuclei）在RISC-V CPU IP 车规领域方法学方面的实践，以系统性地实现ASIL-D级别的功能安全要求，并满足针对随机硬件失效能力的ASIL-B&D等级要求。针对不同ASIL等级客户的随机硬件能力，主要依赖于芯来自主开发的软硬件机制。此外，演讲中还分享了芯来汽车客户在集成RISC-V IP 以实现车规级IC（包括雷达、激光雷达、GNSS、MCU等应用）过程中所面临的挑战与相应的解决方案。
马越
芯来科技 市场战略助理副总裁
10:00 - 10:15 RISC-V系统在高性能计算中的拓展之路 高性能计算 (HPC) 市场正经历显着增长，尤其受到 GPU 技术的进步以及人工智能和机器学习日益普及的推动。有分析师预测，2030 年 HPC 市场规模将达到 646 亿美元，而 GPU 将在这一扩张中发挥关键作用。人工智能和机器学习工作负载的兴起，推动了对更强大计算资源的需求，GPU 非常适合并行处理，所以能够满足这些应用程序的需求。
值得一提的是，该行业长期以来一直推动采用开放标准，促使一系列新的系统架构被提出、设计并最终投入部署。 RISC-V 生态系统中的进展，包括更先进的处理器实现、ISA 的扩展和通用服务器平台的定义，为从高效计算核心构建高度可扩展的 HPC 系统提供了机会。本次演讲将介绍 SiFive 与 Arteris 合作，基于 RISC-V CPU 核心和 CHI 互联结构验证高核心数量 SoC 的相关工作，并探讨过程中积累的经验可如何应用于构建 chiplet 的实现。 		RISC-V系统在高性能计算中的拓展之路 高性能计算 (HPC) 市场正经历显着增长，尤其受到 GPU 技术的进步以及人工智能和机器学习日益普及的推动。有分析师预测，2030 年 HPC 市场规模将达到 646 亿美元，而 GPU 将在这一扩张中发挥关键作用。人工智能和机器学习工作负载的兴起，推动了对更强大计算资源的需求，GPU 非常适合并行处理，所以能够满足这些应用程序的需求。
值得一提的是，该行业长期以来一直推动采用开放标准，促使一系列新的系统架构被提出、设计并最终投入部署。 RISC-V 生态系统中的进展，包括更先进的处理器实现、ISA 的扩展和通用服务器平台的定义，为从高效计算核心构建高度可扩展的 HPC 系统提供了机会。本次演讲将介绍 SiFive 与 Arteris 合作，基于 RISC-V CPU 核心和 CHI 互联结构验证高核心数量 SoC 的相关工作，并探讨过程中积累的经验可如何应用于构建 chiplet 的实现。
张岩
SiFive 首席应用工程师
冯存荣
Arteris 高级现场应用工程经理
10:15 - 10:45 茶歇
茶歇
10:45 - 11:00 一致性片上网络StarNoC对接RISC-V的实践介绍 一致性片上网络StarNoC对接RISC-V的实践介绍 随着 AI 与高性能计算（HPC）的爆发，RISC-V SoC在多核扩展、异构集成、多片互联中面临数据一致性挑战。赛昉自研的StarNoC是首款国产一致性NoC IP, 支持分布式缓存一致性，支持Ring和Mesh的拓扑结构、支持参数灵活配置。StarNoC完成了验证，已经进入交付阶段，弥补国产一致性NoC的空白。 一致性片上网络StarNoC对接RISC-V的实践介绍 一致性片上网络StarNoC对接RISC-V的实践介绍 随着 AI 与高性能计算（HPC）的爆发，RISC-V SoC在多核扩展、异构集成、多片互联中面临数据一致性挑战。赛昉自研的StarNoC是首款国产一致性NoC IP, 支持分布式缓存一致性，支持Ring和Mesh的拓扑结构、支持参数灵活配置。StarNoC完成了验证，已经进入交付阶段，弥补国产一致性NoC的空白。
周杰
赛昉科技 IP产品线总经理
11:00 - 11:15 UR-DP1000：高性能8核64位RISC-V微处理器 UR-DP1000是超睿科技（UltraRISC Technology）2025年3月推出的高性能64位通用桌面级多核微处理器。该芯片基于RISC-V指令集架构，集成8个自研UR-CP100处理器核，采用12nm工艺，工作频率2.0-2.3GHz，TDP功耗30W。其单核SPECint2006与SPECfp2006性能分别达到10.4/GHz和12.0/GHz。相较于同类产品，UR-DP1000在性能和功耗方面具有优势。本文详细阐述UR-DP1000的SoC架构与UR-CP100处理器核微架构（支持RV64GCBHX指令集，采用乱序4发射超标量设计，支持硬件虚拟化），同时介绍其基准测试性能、软件生态及典型应用场景。 UR-DP1000：高性能8核64位RISC-V微处理器 UR-DP1000是超睿科技（UltraRISC Technology）2025年3月推出的高性能64位通用桌面级多核微处理器。该芯片基于RISC-V指令集架构，集成8个自研UR-CP100处理器核，采用12nm工艺，工作频率2.0-2.3GHz，TDP功耗30W。其单核SPECint2006与SPECfp2006性能分别达到10.4/GHz和12.0/GHz。相较于同类产品，UR-DP1000在性能和功耗方面具有优势。本文详细阐述UR-DP1000的SoC架构与UR-CP100处理器核微架构（支持RV64GCBHX指令集，采用乱序4发射超标量设计，支持硬件虚拟化），同时介绍其基准测试性能、软件生态及典型应用场景。
蒋江
超睿科技 执行总裁&CTO
11:15 - 11:30 开源架构新引擎：RISC-V高性能计算的中国实践 本演讲聚焦RISC-V在高性能计算领域的突破与落地实践。首先介绍全球RISC-V发展趋势及中国在政策推动下的快速进展，尤其在数据中心体系结构的重构中展现潜力。以睿思芯科为代表的企业，已发布具备自研CPU核与NOC IP的灵羽CPU，采用“一芯双核”设计，兼具高扩展性与企业级RAS特性，成为国产高性能计算的重要成果。同时，演讲也介绍了以RISC-V为基础的全栈高性能计算解决方案：硬件方面，与联想、长城等产业伙伴合作推出的RISC-V服务器及智能存储系统；软件方面，实现国产系统兼容与云边协同。在生态伙伴的共同推动下，RISC-V产业正加速打造场景化应用方案，迈向千亿级产业规模。 开源架构新引擎：RISC-V高性能计算的中国实践 本演讲聚焦RISC-V在高性能计算领域的突破与落地实践。首先介绍全球RISC-V发展趋势及中国在政策推动下的快速进展，尤其在数据中心体系结构的重构中展现潜力。以睿思芯科为代表的企业，已发布具备自研CPU核与NOC IP的灵羽CPU，采用“一芯双核”设计，兼具高扩展性与企业级RAS特性，成为国产高性能计算的重要成果。同时，演讲也介绍了以RISC-V为基础的全栈高性能计算解决方案：硬件方面，与联想、长城等产业伙伴合作推出的RISC-V服务器及智能存储系统；软件方面，实现国产系统兼容与云边协同。在生态伙伴的共同推动下，RISC-V产业正加速打造场景化应用方案，迈向千亿级产业规模。
任清源
睿思芯科 商务副总裁
11:30 - 11:45 进迭时空SoC的RISC-V服务器特性 进迭时空SoC的RISC-V服务器特性 此演讲着重介绍进迭时空RISC-V SoC中实现的服务器特性。包括RAS、HPM、BMC、虚拟化、可管理、NUMA等。 进迭时空SoC的RISC-V服务器特性 进迭时空SoC的RISC-V服务器特性 此演讲着重介绍进迭时空RISC-V SoC中实现的服务器特性。包括RAS、HPM、BMC、虚拟化、可管理、NUMA等。
郑律
进迭时空 CPU架构总监
11:45 - 12:00 RISC-V + DSA：重塑芯算格局的必然选择 在人工智能时代，需要高效、工作负载优化且节能的数据中心基础设施。Deepseek的出现让我们意识到“硬堆算力的时代已经过去”，而通过RISC-V开放和可灵活扩展的架构，构建特定领域的加速（DSA）解决方案将会是重塑芯算格局的新方法。
LeapFive正在推动一个国际联盟，该联盟将结合RISC-V计算芯粒，通过优化芯粒到芯粒互连标准，使得不同的DSA芯粒能够进行交互形成特定领域应用所需的芯片。希望在当前业内缺少适用于数据中心应用RISC-V芯片的条件下，借此机会来分享我们的一些实践和思考，以振奋业界同仁的精神，同时共商“RISC-V + DSA”的未来发展。 		RISC-V + DSA：重塑芯算格局的必然选择 在人工智能时代，需要高效、工作负载优化且节能的数据中心基础设施。Deepseek的出现让我们意识到“硬堆算力的时代已经过去”，而通过RISC-V开放和可灵活扩展的架构，构建特定领域的加速（DSA）解决方案将会是重塑芯算格局的新方法。
LeapFive正在推动一个国际联盟，该联盟将结合RISC-V计算芯粒，通过优化芯粒到芯粒互连标准，使得不同的DSA芯粒能够进行交互形成特定领域应用所需的芯片。希望在当前业内缺少适用于数据中心应用RISC-V芯片的条件下，借此机会来分享我们的一些实践和思考，以振奋业界同仁的精神，同时共商“RISC-V + DSA”的未来发展。
江朝晖
广东跃昉科技有限公司 创始人兼CEO
12:00 - 13:30 午餐
午餐
13:30 - 13:45 RISC-V架构下的新型高性能处理器实践 RISC-V架构下的新型高性能处理器实践 随着以DeepSeek为代表的AI大模型创新为底层算力带来全新的挑战，基于底层计算架构创新打造满足应用实际需求的高性能处理器产品已成为RISC-V产业未来发展中至关重要的一环。本次演讲将分享RISC-V架构在高性能计算场景中的最新架构创新，以及如何通过底层计算架构创新打造全球领先的RISC-V高性能CPU产品。 RISC-V架构下的新型高性能处理器实践 RISC-V架构下的新型高性能处理器实践 随着以DeepSeek为代表的AI大模型创新为底层算力带来全新的挑战，基于底层计算架构创新打造满足应用实际需求的高性能处理器产品已成为RISC-V产业未来发展中至关重要的一环。本次演讲将分享RISC-V架构在高性能计算场景中的最新架构创新，以及如何通过底层计算架构创新打造全球领先的RISC-V高性能CPU产品。
刘畅
知合计算 处理器设计总监
13:45 - 14:00 RISC-V在HPC/服务器领域 软件生态的进展和展望 近年来，RISC-V 在高性能计算/服务器领域的进展显著。众多科研机构和企业纷纷投身于 RISC-V 的研究与应用开发。从硬件层面来看，基于 RISC-V 架构的处理器性能不断提升，逐渐能够满足高性能计算和服务器对于运算能力的要求。一些先进的设计通过优化内核架构、增加缓存机制以及采用高效的互联技术等，使得 RISC-V 处理器在处理复杂计算任务时表现出色。 RISC-V在HPC/服务器领域 软件生态的进展和展望 近年来，RISC-V 在高性能计算/服务器领域的进展显著。众多科研机构和企业纷纷投身于 RISC-V 的研究与应用开发。从硬件层面来看，基于 RISC-V 架构的处理器性能不断提升，逐渐能够满足高性能计算和服务器对于运算能力的要求。一些先进的设计通过优化内核架构、增加缓存机制以及采用高效的互联技术等，使得 RISC-V 处理器在处理复杂计算任务时表现出色。
许庆伟
蓝芯算力 软件与生态高级总监
14:00 - 14:15 翼华自研RISC-V Core在DPU上的运用 翼华自研RISC-V Core在DPU上的运用 随着数据密集型任务和智能网络的快速演进，DPU正成为现代数据中心和边缘智能平台的核心计算单元。我公司自研的高性能 RISC-V Core 及其 SoC 平台，专为 DPU 场景设计，在算力密度、访存效率和软件兼容性方面已达到业界领先水平，具备比肩主流 ARM N2系列或定制内核（如 SiFive P550）的实际性能表现。
我们所设计的 RISC-V Core 采用乱序执行、多级缓存、高带宽 load/store 单元和宽发射流水线架构，在典型 DPU 工作负载（如数据包转发、加密/解密、GEMM、数据重组）中展现出优秀的吞吐能力。单核主频可达 2.0GHz 以上，在等价主频下，SPECint、CoreMark 等性能指标与主流商用 CPU 核心持平。
为了应对高性能计算和高内存压力场景，自研的RISCVCore还原生支持 RISC-V 向量扩展（RVV 1.0）与定制化矩阵扩展（IME/AME），结合我们的访存优化机制，在批量访存、稀疏矩阵运算、跨步数据处理等任务中具备显著优势。同时我们引入多种“指令集级别”加速技术，如：
-掩码访存：减少冗余访存，提升有效数据吞吐
-跨步/索引加载：适用于图像/深度学习等结构化数据
-矩阵块 Tile 加载/搬运指令：优化本地计算与访存局部性
在系统软件层，我们配套构建了一套完整的软硬件协同栈，特别针对 DPU 场景开发了基于 DPDK/SPDK 的零拷贝驱动框架，通过将数据包 DMA 直通到用户空间，配合 RVV 加速库（如 memcpy/memset 向量化函数），极大降低了系统 I/O 延迟与 CPU 占用。
目前，该平台已在智能网卡原型机、边缘卸载模块中验证，支持主流 Linux版本，具备出色的可扩展性和工程化落地能力。我们诚挚欢迎产业伙伴与学术研究者共同参与基于 RISC-V 的高性能计算平台共建，期待在本次会议中深入探讨架构演进、生态协作与产业实践。 		翼华自研RISC-V Core在DPU上的运用 翼华自研RISC-V Core在DPU上的运用 随着数据密集型任务和智能网络的快速演进，DPU正成为现代数据中心和边缘智能平台的核心计算单元。我公司自研的高性能 RISC-V Core 及其 SoC 平台，专为 DPU 场景设计，在算力密度、访存效率和软件兼容性方面已达到业界领先水平，具备比肩主流 ARM N2系列或定制内核（如 SiFive P550）的实际性能表现。
我们所设计的 RISC-V Core 采用乱序执行、多级缓存、高带宽 load/store 单元和宽发射流水线架构，在典型 DPU 工作负载（如数据包转发、加密/解密、GEMM、数据重组）中展现出优秀的吞吐能力。单核主频可达 2.0GHz 以上，在等价主频下，SPECint、CoreMark 等性能指标与主流商用 CPU 核心持平。
为了应对高性能计算和高内存压力场景，自研的RISCVCore还原生支持 RISC-V 向量扩展（RVV 1.0）与定制化矩阵扩展（IME/AME），结合我们的访存优化机制，在批量访存、稀疏矩阵运算、跨步数据处理等任务中具备显著优势。同时我们引入多种“指令集级别”加速技术，如：
-掩码访存：减少冗余访存，提升有效数据吞吐
-跨步/索引加载：适用于图像/深度学习等结构化数据
-矩阵块 Tile 加载/搬运指令：优化本地计算与访存局部性
在系统软件层，我们配套构建了一套完整的软硬件协同栈，特别针对 DPU 场景开发了基于 DPDK/SPDK 的零拷贝驱动框架，通过将数据包 DMA 直通到用户空间，配合 RVV 加速库（如 memcpy/memset 向量化函数），极大降低了系统 I/O 延迟与 CPU 占用。
目前，该平台已在智能网卡原型机、边缘卸载模块中验证，支持主流 Linux版本，具备出色的可扩展性和工程化落地能力。我们诚挚欢迎产业伙伴与学术研究者共同参与基于 RISC-V 的高性能计算平台共建，期待在本次会议中深入探讨架构演进、生态协作与产业实践。
胡昭明
翼华科技 副总裁
14:15 - 14:30 AI+时代，数据中心领域RISC-V产业落地探讨 在AI+时代，算力需求爆发式增长，数据中心正面临效率、成本与自主可控的多重挑战。RISC-V作为开放指令集架构，凭借其模块化、可定制及低功耗的特性，为数据中心提供了全新路径。本次探讨将聚焦RISC-V在数据中心领域的产业化落地：从高性能计算、存储优化到AI加速，分析技术突破与生态瓶颈；分享云边端的实践案例，展望RISC-V架构如何重塑未来算力格局。 AI+时代，数据中心领域RISC-V产业落地探讨 在AI+时代，算力需求爆发式增长，数据中心正面临效率、成本与自主可控的多重挑战。RISC-V作为开放指令集架构，凭借其模块化、可定制及低功耗的特性，为数据中心提供了全新路径。本次探讨将聚焦RISC-V在数据中心领域的产业化落地：从高性能计算、存储优化到AI加速，分析技术突破与生态瓶颈；分享云边端的实践案例，展望RISC-V架构如何重塑未来算力格局。
刘亚南
中国移动 云能力中心芯片技术总监
14:30 - 14:45 RISC-V基础指令集在数据中心场景的评估和展望 RISC-V基础指令集在数据中心场景的评估和展望 RISC-V指令集在设计之初主要面向嵌入式等低功耗应用，但随着近些年RISC-V处理器在越来越多应用场景的成功，RISC-V逐渐进入数据中心等高性能场景。高性能场景相对低功耗应用对指令集的需求存在差异，为评估RISC-V在高性能场景的优劣势，我们通过对通用性能benchmark的程序pattern进行深入分析，对当前RISC-V基础指令集进行了多角度评估，提出了一系列扩展或优化建议，部分指令扩展在RISC-V社区通过。未来期望与各RISC-V厂商共同推动RISC-V在数据中心等高性能应用场景的完善和成熟。 RISC-V基础指令集在数据中心场景的评估和展望 RISC-V基础指令集在数据中心场景的评估和展望 RISC-V指令集在设计之初主要面向嵌入式等低功耗应用，但随着近些年RISC-V处理器在越来越多应用场景的成功，RISC-V逐渐进入数据中心等高性能场景。高性能场景相对低功耗应用对指令集的需求存在差异，为评估RISC-V在高性能场景的优劣势，我们通过对通用性能benchmark的程序pattern进行深入分析，对当前RISC-V基础指令集进行了多角度评估，提出了一系列扩展或优化建议，部分指令扩展在RISC-V社区通过。未来期望与各RISC-V厂商共同推动RISC-V在数据中心等高性能应用场景的完善和成熟。
侯俊杰
字节跳动 研发工程师
14:45 - 15:00 面向RISC-V视频转码卡的智能压缩应用与优化 视频监控类业务的快速发展，引发视频数据量爆发式增长，带来了存储成本高、传输带宽高、编码异构等挑战，使得视频转码在多媒体处理领域的重要性日益凸显。聚焦于垂直领域刚性需求，中国电信研究院推出了业界首个基于RISC-V的视频转码卡TeleVPU。
该卡基于国产RISC-V芯片自研打造，具备“转码+AI”双能力，能够大幅降低视频大小，在多轮测试与实际应用得到高效的性能验证。随着应用的深入，中国电信研究院进一步开展RISC-V智能压缩研究：构建全面且高质量的大规模视频数据集，覆盖多样化监控场景；设计基于AI大小模型的智能压缩方案，辅助VPU实现自适应压缩；完成RISC-V智能压缩调优工具集研发，实现高度可定制与可配置，致力于满足用户多样化压缩需求。该应用与优化方案的实现，再次为RISC-V在视频处理领域的广泛应用提供了有力支持，也为视频转码技术的发展提供了新的思路和方向。 		面向RISC-V视频转码卡的智能压缩应用与优化 视频监控类业务的快速发展，引发视频数据量爆发式增长，带来了存储成本高、传输带宽高、编码异构等挑战，使得视频转码在多媒体处理领域的重要性日益凸显。聚焦于垂直领域刚性需求，中国电信研究院推出了业界首个基于RISC-V的视频转码卡TeleVPU。
该卡基于国产RISC-V芯片自研打造，具备“转码+AI”双能力，能够大幅降低视频大小，在多轮测试与实际应用得到高效的性能验证。随着应用的深入，中国电信研究院进一步开展RISC-V智能压缩研究：构建全面且高质量的大规模视频数据集，覆盖多样化监控场景；设计基于AI大小模型的智能压缩方案，辅助VPU实现自适应压缩；完成RISC-V智能压缩调优工具集研发，实现高度可定制与可配置，致力于满足用户多样化压缩需求。该应用与优化方案的实现，再次为RISC-V在视频处理领域的广泛应用提供了有力支持，也为视频转码技术的发展提供了新的思路和方向。
韦茜
中国电信研究院 研究员
15:00 - 15:30 茶歇
茶歇
15:30 - 15:45 RISC-V CoVE 在特权固件中的实现 在机密计算 CoVE 方案中，RISC‑V 提供一类经典的特权固件，运行在机器特权模式下，被称为 RDSM（根信任域安全管理器，RoT domain Security Manager）。
本次演讲主要介绍为满足 RISC‑V 服务器 SoC 规范 v1.0 中定义的关键安全需求而新增的各类扩展组件。
RDSM 中引入的所有新组件均符合 NIST SP 800-193 与 ISO/IEC 20831 标准，并确保满足全球机密计算的要求。 		RISC-V CoVE 在特权固件中的实现 在机密计算 CoVE 方案中，RISC‑V 提供一类经典的特权固件，运行在机器特权模式下，被称为 RDSM（根信任域安全管理器，RoT domain Security Manager）。
本次演讲主要介绍为满足 RISC‑V 服务器 SoC 规范 v1.0 中定义的关键安全需求而新增的各类扩展组件。
RDSM 中引入的所有新组件均符合 NIST SP 800-193 与 ISO/IEC 20831 标准，并确保满足全球机密计算的要求。
崔晓夏
阿里巴巴达摩院 高级安全专家
15:45 - 16:00 RISC-V在运营商业务中的应用探索与实践 中国移动聚焦 RISC-V 在高性能数据中心的突破，携手伙伴开展全栈技术攻关，储备了从指令集优化到通信云化服务器设计的技术。在指令集层面，针对 5G 需求及多种应用场景，从标量、向量、矩阵三方面扩展指令集，显著提升性能与能效。在整机研发层面，深入分析 5G 核心网整机需求，确定核心指标，对虚拟化、RAS、延迟等特性提出要求，并联合产业伙伴打造部件级全RISC-V化整机。不过，RISC-V CPU 在固件适配、电源管理等多方面仍有技术难题亟待突破。在产业推动层面，秉持开放理念，打造 5G + RISC-V 行业应用示范区树立标杆；以 6G 内生 AI 场景为牵引探索融合；推进 RISC-V AI 指令集冻结；联动解决总线技术瓶颈；推动验证工具链社区发展；打造联合认证实验室，促进产业链协同，构建开放共赢生态。此项研究为运营商网络转型提供弹性化算力支撑，更通过需求牵引带动国内RISC-V IP核开发、芯片制造、系统集成、服务器整机等产业链协同发展，加速构建开放共赢的RISC-V产业生态。 RISC-V在运营商业务中的应用探索与实践 中国移动聚焦 RISC-V 在高性能数据中心的突破，携手伙伴开展全栈技术攻关，储备了从指令集优化到通信云化服务器设计的技术。在指令集层面，针对 5G 需求及多种应用场景，从标量、向量、矩阵三方面扩展指令集，显著提升性能与能效。在整机研发层面，深入分析 5G 核心网整机需求，确定核心指标，对虚拟化、RAS、延迟等特性提出要求，并联合产业伙伴打造部件级全RISC-V化整机。不过，RISC-V CPU 在固件适配、电源管理等多方面仍有技术难题亟待突破。在产业推动层面，秉持开放理念，打造 5G + RISC-V 行业应用示范区树立标杆；以 6G 内生 AI 场景为牵引探索融合；推进 RISC-V AI 指令集冻结；联动解决总线技术瓶颈；推动验证工具链社区发展；打造联合认证实验室，促进产业链协同，构建开放共赢生态。此项研究为运营商网络转型提供弹性化算力支撑，更通过需求牵引带动国内RISC-V IP核开发、芯片制造、系统集成、服务器整机等产业链协同发展，加速构建开放共赢的RISC-V产业生态。
吴晓伟
中国移动研究院 项目经理
16:00 - 16:15 乘影 (Ventus) GPGPU：一款基于 RISC-V 的高性能全栈开源 GPGPU 的最新进展 本演讲将介绍 Ventus—— 一款面向 RISC‑V 生态、领先的开源全栈通用 GPU（GPGPU）。我们将展示该项目的最新重大进展，这些进展正推动项目从颇具潜力的学术概念，转变为成熟、功能丰富、可支撑复杂负载的平台。听众将全面了解全栈层面的关键更新，包括：支持通用内存寻址与 64 位计算的重大 ISA 增强、多精度张量核心等全新 RTL 开发成果，以及基于 GPU 验证模型（GVM）的完善验证框架。此外，我们还将分享基于 FPGA 进行硬件原型验证的最新结果与实践经验，并讨论我们正在构建的高带宽、基于 PCIe 的验证平台。本次演讲深入剖析一款前沿开源 GPU 的架构与实现，为在 RISC‑V 上加速高性能计算（HPC）与人工智能应用提供一条切实可行的技术路径。 乘影 (Ventus) GPGPU：一款基于 RISC-V 的高性能全栈开源 GPGPU 的最新进展 本演讲将介绍 Ventus—— 一款面向 RISC‑V 生态、领先的开源全栈通用 GPU（GPGPU）。我们将展示该项目的最新重大进展，这些进展正推动项目从颇具潜力的学术概念，转变为成熟、功能丰富、可支撑复杂负载的平台。听众将全面了解全栈层面的关键更新，包括：支持通用内存寻址与 64 位计算的重大 ISA 增强、多精度张量核心等全新 RTL 开发成果，以及基于 GPU 验证模型（GVM）的完善验证框架。此外，我们还将分享基于 FPGA 进行硬件原型验证的最新结果与实践经验，并讨论我们正在构建的高带宽、基于 PCIe 的验证平台。本次演讲深入剖析一款前沿开源 GPU 的架构与实现，为在 RISC‑V 上加速高性能计算（HPC）与人工智能应用提供一条切实可行的技术路径。
马鸣远
清华大学 集成电路学院 博士研究生
16:15 - 16:30 RISC-V异构编程范式：原子IO入队(AIOE)扩展与 AIOE 虚拟化 在人工智能时代，通用处理器已无法满足多样化计算负载的需求，异构计算成为主流方案。例如，高维张量计算任务可卸载至 TPU，数据流任务则可卸载至 DPU。因此，在异构系统中高效管理专用架构（DSA）的挑战已成为业界关注的焦点，并推动了指令集架构（ISA）的发展：
- Armv8.7/9.2 加入了 ST64BV0 指令
- x86 架构实现了 ENQCMD 指令
这些 ISA 创新共同降低了控制延迟，并优化了系统资源利用率。
为助力 RISC‑V 顺应这一趋势，本演讲介绍两项提案：
1. 原子 IO 入队扩展
2. AIOE 虚拟化方案
AIOE 是一项 ISA 规范扩展，包含新增指令、物理内存属性（PMA）与控制状态寄存器（CSR）。AIOE 虚拟化则为 RISC‑V IOMMU（非 ISA 规范）提出了一项名为G 级页表进程上下文的全新扩展。
借助 AIOE 与 GIPC，RISC‑V 可探索一种全新的异构编程范式，覆盖从高性能计算（HPC）到嵌入式场景的各类应用。 		RISC-V异构编程范式：原子IO入队(AIOE)扩展与 AIOE 虚拟化 在人工智能时代，通用处理器已无法满足多样化计算负载的需求，异构计算成为主流方案。例如，高维张量计算任务可卸载至 TPU，数据流任务则可卸载至 DPU。因此，在异构系统中高效管理专用架构（DSA）的挑战已成为业界关注的焦点，并推动了指令集架构（ISA）的发展：
- Armv8.7/9.2 加入了 ST64BV0 指令
- x86 架构实现了 ENQCMD 指令
这些 ISA 创新共同降低了控制延迟，并优化了系统资源利用率。
为助力 RISC‑V 顺应这一趋势，本演讲介绍两项提案：
1. 原子 IO 入队扩展
2. AIOE 虚拟化方案
AIOE 是一项 ISA 规范扩展，包含新增指令、物理内存属性（PMA）与控制状态寄存器（CSR）。AIOE 虚拟化则为 RISC‑V IOMMU（非 ISA 规范）提出了一项名为G 级页表进程上下文的全新扩展。
借助 AIOE 与 GIPC，RISC‑V 可探索一种全新的异构编程范式，覆盖从高性能计算（HPC）到嵌入式场景的各类应用。
郭任
阿里巴巴达摩院 高级工程师
16:30 - 16:45 用于无线电信号调制识别的RISC-V指令扩展 针对无线电信号调制识别任务的高算力与实时性需求，本文基于可扩展的RISC‑V指令集架构，设计了一款领域专用处理器。通过优化处理器架构、扩展自定义指令，并结合调制识别算法的改进，实现了调制识别任务的软硬件协同加速。完整的处理器代码已在FPGA（现场可编程门阵列）上完成原型验证。测试结果表明：在信噪比（SNR）＞14 dB的条件下，该算法对调制类型的识别准确率超过95%，其中对2PSK（二相相移键控）和4PSK（四相相移键控）的识别准确率达到100%。识别算法中的核心模块FFT（快速傅里叶变换）执行周期经优化后，从102,070个周期降至2,266个周期。 用于无线电信号调制识别的RISC-V指令扩展 针对无线电信号调制识别任务的高算力与实时性需求，本文基于可扩展的RISC‑V指令集架构，设计了一款领域专用处理器。通过优化处理器架构、扩展自定义指令，并结合调制识别算法的改进，实现了调制识别任务的软硬件协同加速。完整的处理器代码已在FPGA（现场可编程门阵列）上完成原型验证。测试结果表明：在信噪比（SNR）＞14 dB的条件下，该算法对调制类型的识别准确率超过95%，其中对2PSK（二相相移键控）和4PSK（四相相移键控）的识别准确率达到100%。识别算法中的核心模块FFT（快速傅里叶变换）执行周期经优化后，从102,070个周期降至2,266个周期。
李梦
西安交通大学 电子与信息工程学院微电子学院
16:45 - 17:00 基于Cliff 基准测试的RISC-V 模拟器细粒度校准 RISC‑V 处理器的快速演进以及开源硬件的蓬勃发展，显著提升了 CPU 设计的复杂度。架构模拟器为探索与加速开源 CPU 开发提供了高效手段。然而，建模的不准确性会严重削弱其实际效用。传统校准技术通常粒度较粗，难以分离单个微体系结构特性带来的影响，因而无法定位性能偏差的根本原因。
为此，我们提出 微体系结构 Cliff（Microarchitecture Cliffs，简称 Cliff）—— 一种基准测试生成方法，通过构造极小且高度靶向的基准程序，来隔离单个架构组件的影响。Cliff 的核心思想是：构建精简、定向的基准测试，对特定微体系结构组件施加可控且逐步递增的压力，从而将性能变化清晰、可量化地归因到单个特性上。该方法在模拟器行为与 RTL 中观测到的架构特征之间，建立了直接且具备工程指导意义的映射关系。 		基于Cliff 基准测试的RISC-V 模拟器细粒度校准 RISC‑V 处理器的快速演进以及开源硬件的蓬勃发展，显著提升了 CPU 设计的复杂度。架构模拟器为探索与加速开源 CPU 开发提供了高效手段。然而，建模的不准确性会严重削弱其实际效用。传统校准技术通常粒度较粗，难以分离单个微体系结构特性带来的影响，因而无法定位性能偏差的根本原因。
为此，我们提出 微体系结构 Cliff（Microarchitecture Cliffs，简称 Cliff）—— 一种基准测试生成方法，通过构造极小且高度靶向的基准程序，来隔离单个架构组件的影响。Cliff 的核心思想是：构建精简、定向的基准测试，对特定微体系结构组件施加可控且逐步递增的压力，从而将性能变化清晰、可量化地归因到单个特性上。该方法在模拟器行为与 RTL 中观测到的架构特征之间，建立了直接且具备工程指导意义的映射关系。
甄好
中国科学院 计算技术研究所 工程师 北京开源芯片研究院 工程师
康清玄
新加坡国立大学 博士研究生
17:00 - 17:15 RISC-V与虚拟指令技术结合打造创新的计算架构 RISC-V与虚拟指令技术结合打造创新的计算架构
RISC-V与虚拟指令技术结合打造创新的计算架构 RISC-V与虚拟指令技术结合打造创新的计算架构
杨宜
奕行智能 COO
软件与生态系统
主持人：
武延军 中国科学院软件所 副所长、总工程师段建钢 英特尔中国 研发总监，上海开放处理器产业创新中心 高级顾问
7/18 9:00-17:30
304会议室
时间 主题 演讲者主题 & 演讲者
09:00 - 09:15 作为 RISC-V 服务器的 openEuler: 挑战和路线图 作为 RISC-V 服务器的 openEuler: 挑战和路线图 随着 RISC-V Server Platform SPEC 的发布，并在 RISC-V International、RISE 以及其他领先厂商的大力支持下，采用先进 IP 的标准化 RISC-V 服务器预计将于 2025-2026 年间亮相。作为一款专为服务器场景打造的操作系统，openEuler 能够充分借势发力。
在即将发布的 26.03 版本中，openEuler 将全面支持 RISC-V Server Platform SPEC。我们的路线图采取分阶段策略，先从内核到用户空间逐步满足需求：首先在 6.6 LTS 内核中集成 Server Platform 通用驱动并验证 RVA23 标准，为 RISC-V 服务器奠定坚实的内核基础；随后按计划推进用户空间的针对性增强。
在这一初始阶段，我们将重点优化编译服务器与存储服务器的性能，并积极与硬件厂商合作，共同打造稳健且统一的内核基座 		作为 RISC-V 服务器的 openEuler: 挑战和路线图 作为 RISC-V 服务器的 openEuler: 挑战和路线图 随着 RISC-V Server Platform SPEC 的发布，并在 RISC-V International、RISE 以及其他领先厂商的大力支持下，采用先进 IP 的标准化 RISC-V 服务器预计将于 2025-2026 年间亮相。作为一款专为服务器场景打造的操作系统，openEuler 能够充分借势发力。
在即将发布的 26.03 版本中，openEuler 将全面支持 RISC-V Server Platform SPEC。我们的路线图采取分阶段策略，先从内核到用户空间逐步满足需求：首先在 6.6 LTS 内核中集成 Server Platform 通用驱动并验证 RVA23 标准，为 RISC-V 服务器奠定坚实的内核基础；随后按计划推进用户空间的针对性增强。
在这一初始阶段，我们将重点优化编译服务器与存储服务器的性能，并积极与硬件厂商合作，共同打造稳健且统一的内核基座
屈晟
中国科学院软件研究所 高级工程师
09:15 - 09:30 红帽在RISC-V软硬件生态的最新进展和趋势 红帽在RISC-V软硬件生态的最新进展和趋势 演讲详细介绍了RISC-V的发展情况：从芯片到开发板，RISC-V在软硬件领域的迅速崛起。然后并以Fedora为例，详细介绍RISC-V平台上红帽三大发行版Fedora, CentOS Stream以及RHEL在RISC-V芯片上的发展历史和最新动态，最后介绍RISC-V的软硬件发展趋势，迎接AI大爆发的时代 。 红帽在RISC-V软硬件生态的最新进展和趋势 红帽在RISC-V软硬件生态的最新进展和趋势 演讲详细介绍了RISC-V的发展情况：从芯片到开发板，RISC-V在软硬件领域的迅速崛起。然后并以Fedora为例，详细介绍RISC-V平台上红帽三大发行版Fedora, CentOS Stream以及RHEL在RISC-V芯片上的发展历史和最新动态，最后介绍RISC-V的软硬件发展趋势，迎接AI大爆发的时代 。
傅炜
红帽软件（北京）有限公司 首席软件工程师
09:30 - 09:45 openKylin在RISC-V架构上的最新进展与发展规划 openKylin在RISC-V架构上的最新进展与发展规划 主要介绍openKylin在RISC-V架构上的最新技术进展与发展规划。内容涵盖多个关键方向：包括统一超睿、奕斯伟、玄铁等主流硬件厂商的openKylin内核版本，实现RISC-V平台的基础兼容性与一致性；通过软硬件协同，深入优化调度机制与系统性能表现，提升整体运行效率。在软件生态建设方面，重点展示了RISC-V平台上应用与框架的适配成果，同时，围绕RVA23构建专属软件源，为生态应用提供统一、稳定的支撑环境，加快软件适配与更新迭代。
面向未来，openKylin社区将进一步挖掘RISC-V平台能力，加强与芯片厂商、高校、开发者社区的协同创新，持续推动RISC-V与开源操作系统的深度融合、产业化落地等等，助力打造开放繁荣的RISC-V软件生态体系。 		openKylin在RISC-V架构上的最新进展与发展规划 openKylin在RISC-V架构上的最新进展与发展规划 主要介绍openKylin在RISC-V架构上的最新技术进展与发展规划。内容涵盖多个关键方向：包括统一超睿、奕斯伟、玄铁等主流硬件厂商的openKylin内核版本，实现RISC-V平台的基础兼容性与一致性；通过软硬件协同，深入优化调度机制与系统性能表现，提升整体运行效率。在软件生态建设方面，重点展示了RISC-V平台上应用与框架的适配成果，同时，围绕RVA23构建专属软件源，为生态应用提供统一、稳定的支撑环境，加快软件适配与更新迭代。
面向未来，openKylin社区将进一步挖掘RISC-V平台能力，加强与芯片厂商、高校、开发者社区的协同创新，持续推动RISC-V与开源操作系统的深度融合、产业化落地等等，助力打造开放繁荣的RISC-V软件生态体系。
李卓珩
麒麟软件有限公司openKylin RISC-V SIG Maintainer
09:45 - 10:00 RISC-V工具链的进化之路：回顾与展望 RISC-V工具链的进化之路：回顾与展望 本议程将回顾过去一年 RISC‑V 工具链在 GCC 及 LLVM 上的重要发展与里程碑。内容涵盖 GCC 15 与 LLVM 20 中所引入的多项新功能，包括自动向量化能力的提升、更优化的向量代码生成、对更多指令集扩展（ISA extensions）的支持、Function Multiversioning，以及对 Control‑Flow Integrity（CFI）的初步支持。 除了回顾现有进展，演讲也将介绍正在开发中的功能与未来规划，特别是对 N32 ABI 的支持计划，以及目前 psABI 的更新进度与相关讨论。通过本议程，与会者将能快速掌握 RISC‑V 工具链在指令支持、性能优化、安全机制与 ABI 标准化方面的整体发展方向。 RISC-V工具链的进化之路：回顾与展望 RISC-V工具链的进化之路：回顾与展望 本议程将回顾过去一年 RISC‑V 工具链在 GCC 及 LLVM 上的重要发展与里程碑。内容涵盖 GCC 15 与 LLVM 20 中所引入的多项新功能，包括自动向量化能力的提升、更优化的向量代码生成、对更多指令集扩展（ISA extensions）的支持、Function Multiversioning，以及对 Control‑Flow Integrity（CFI）的初步支持。 除了回顾现有进展，演讲也将介绍正在开发中的功能与未来规划，特别是对 N32 ABI 的支持计划，以及目前 psABI 的更新进度与相关讨论。通过本议程，与会者将能快速掌握 RISC‑V 工具链在指令支持、性能优化、安全机制与 ABI 标准化方面的整体发展方向。
程皇嘉
SiFive RISC-V 工具链开发工程师
10:00 - 10:15 QEMU RISC-V支持的最新进展（2024-2025） QEMU RISC-V支持的最新进展（2024-2025） 过去一年，QEMU 社区在 RISC‑V 架构支持方面取得了重大进展，大幅增强了面向开发者与企业级应用的功能。主要亮点包括：
1）RVA23 规范兼容
2）RISC‑V 向量扩展（RVV）模拟效率优化
3）安全增强扩展，包括控制流完整性（CFI）与指针掩码
4）虚拟化与 I/O 创新，支持 IOMMU 及 SMMPT
5）OCP 格式支持，包括面向 AI 的 fp8、fp6、fp4 等数据格式
6）服务器级 SoC 与 UEFI 支持
7）确定性多核执行
8）KVM 加速器支持 		QEMU RISC-V支持的最新进展（2024-2025） QEMU RISC-V支持的最新进展（2024-2025） 过去一年，QEMU 社区在 RISC‑V 架构支持方面取得了重大进展，大幅增强了面向开发者与企业级应用的功能。主要亮点包括：
1）RVA23 规范兼容
2）RISC‑V 向量扩展（RVV）模拟效率优化
3）安全增强扩展，包括控制流完整性（CFI）与指针掩码
4）虚拟化与 I/O 创新，支持 IOMMU 及 SMMPT
5）OCP 格式支持，包括面向 AI 的 fp8、fp6、fp4 等数据格式
6）服务器级 SoC 与 UEFI 支持
7）确定性多核执行
8）KVM 加速器支持
刘志伟
阿里巴巴达摩院 RISC-V及生态部 技术专家
10:15 - 10:45 茶歇
茶歇
10:45 - 11:00 x264 RISC-V 生态构建和优化 x264 RISC-V 生态构建和优化 视频转码是字节数据中心的重要场景之一。FFmpeg的RISCV生态已经有了显著的进展，尤其是Dav1d，h264等解码器已经完成了大量的RVV算子实现，但编码器进展缓慢。本议题将介绍字节跳动软件生态团队对x264编码器的RISCV开发进展，从中挖掘的RVV指令集GAP，以及在社区推进的指令扩展设计，最后讨论RISCV软件生态面临的问题和挑战。 x264 RISC-V 生态构建和优化 x264 RISC-V 生态构建和优化 视频转码是字节数据中心的重要场景之一。FFmpeg的RISCV生态已经有了显著的进展，尤其是Dav1d，h264等解码器已经完成了大量的RVV算子实现，但编码器进展缓慢。本议题将介绍字节跳动软件生态团队对x264编码器的RISCV开发进展，从中挖掘的RVV指令集GAP，以及在社区推进的指令扩展设计，最后讨论RISCV软件生态面临的问题和挑战。
钱佳炎
字节跳动 软件工程师
11:00 - 11:15 RISC-V 在数据中心软件生态系统中的机遇与挑战 RISC-V 在数据中心软件生态系统中的机遇与挑战 预计2025~2026年，支持RVA23指令集的高性能CPU会商用发布，如何快速的推进产业落地，基础软件需要提前规划并推进，当前社区版OS以及基础库等还只支持RVA20，需要加快RVA23相关软件建设 RISC-V 在数据中心软件生态系统中的机遇与挑战 RISC-V 在数据中心软件生态系统中的机遇与挑战 预计2025~2026年，支持RVA23指令集的高性能CPU会商用发布，如何快速的推进产业落地，基础软件需要提前规划并推进，当前社区版OS以及基础库等还只支持RVA20，需要加快RVA23相关软件建设
贾云翔
中兴通讯 RISC-V生态总监、软件架构设计以及性能专家
11:15 - 11:30 Shape Graphic for RISC-V Shape Graphic for RISC-V 开源是提升整个社会效率的重要驱动力，RISC‑V 指令集架构就是一个很好的例证。然而在基于 RISC‑V 的设计中，仍然存在不少 “黑盒” 模块，其中图形处理部分是难度最高的。
在本次分享中，我将介绍Imagination Technologies在完善开源 GPU 软件栈方面的现状与相关举措。 		Shape Graphic for RISC-V Shape Graphic for RISC-V 开源是提升整个社会效率的重要驱动力，RISC‑V 指令集架构就是一个很好的例证。然而在基于 RISC‑V 的设计中，仍然存在不少 “黑盒” 模块，其中图形处理部分是难度最高的。
在本次分享中，我将介绍Imagination Technologies在完善开源 GPU 软件栈方面的现状与相关举措。
章政
Imagination Technologies 首席解决方案架构师
11:30 - 11:45 RISC-V 服务器标准化之路：UEFI 启动、Boot 和 Runtime Services RISC-V 服务器标准化之路：UEFI 启动、Boot 和 Runtime Services 在 RISC-V高性能服务器 Boot 的过程中，大部分指令集架构和芯片厂商，都在使用 UEFI BIOS , 但是在RISC-V平台，UEFI BIOS仍有很多地方是定制化的，UEFI (ACPI / SmBIOS) on RISC-V规范缺失以及部分描述不明确是一个重要原因。
为了标准化 UEFI on RISC-V,提高 UEFI 对 RISC-V的硬件兼容性，山大团队搭建了东山 1 号 RISC-V服务器集群（SG2042）,结合其他 RISC-V 64平台和 Qemu仿真，来对 UEFI + RISC-V server进行一系列探索，主要工作是搭建了 RISC-V server UEFI bios的框架，在 UEFI社区贡献RISC-V ACPI /SmBios相关的EDK2/EDK2-Platform代码，推动RISC-V Boot & Runtime Services (BRS) Spec发布和实现。 		RISC-V 服务器标准化之路：UEFI 启动、Boot 和 Runtime Services RISC-V 服务器标准化之路：UEFI 启动、Boot 和 Runtime Services 在 RISC-V高性能服务器 Boot 的过程中，大部分指令集架构和芯片厂商，都在使用 UEFI BIOS , 但是在RISC-V平台，UEFI BIOS仍有很多地方是定制化的，UEFI (ACPI / SmBIOS) on RISC-V规范缺失以及部分描述不明确是一个重要原因。
为了标准化 UEFI on RISC-V,提高 UEFI 对 RISC-V的硬件兼容性，山大团队搭建了东山 1 号 RISC-V服务器集群（SG2042）,结合其他 RISC-V 64平台和 Qemu仿真，来对 UEFI + RISC-V server进行一系列探索，主要工作是搭建了 RISC-V server UEFI bios的框架，在 UEFI社区贡献RISC-V ACPI /SmBios相关的EDK2/EDK2-Platform代码，推动RISC-V Boot & Runtime Services (BRS) Spec发布和实现。
刘振
山东大学软件学院 固件工程师
柴春阳
阿里巴巴达摩院 资深技术专家
11:45 - 12:00 内核同源项目：驱动 openEuler RISC-V 生态 内核同源项目：驱动 openEuler RISC-V 生态 为应对由RVA23规范所驱动的RISC-V架构快速演进，与产业界对稳定长期支持（LTS）内核需求之间的挑战，openEuler社区发起了RVCK项目。该项目的使命是基于Linux 6.6版本，提供一个统一且功能丰富的LTS内核。
RVCK项目专注于使能关键的服务器级功能，包括高级中断架构（AIA）、IOMMU、增强的KVM虚拟化，以及通过ACPI和SBI实现的全面平台支持。通过与关键硬件伙伴合作，该项目旨在加速产品验证，并优化向上游社区的贡献路径。
最终，RVCK为RISC-V服务器的商业化落地奠定了至关重要的技术基石，并驱动实现其战略目标——将openEuler打造为这个持续成长的生态系统中的Tier 1平台。 		内核同源项目：驱动 openEuler RISC-V 生态 内核同源项目：驱动 openEuler RISC-V 生态 为应对由RVA23规范所驱动的RISC-V架构快速演进，与产业界对稳定长期支持（LTS）内核需求之间的挑战，openEuler社区发起了RVCK项目。该项目的使命是基于Linux 6.6版本，提供一个统一且功能丰富的LTS内核。
RVCK项目专注于使能关键的服务器级功能，包括高级中断架构（AIA）、IOMMU、增强的KVM虚拟化，以及通过ACPI和SBI实现的全面平台支持。通过与关键硬件伙伴合作，该项目旨在加速产品验证，并优化向上游社区的贡献路径。
最终，RVCK为RISC-V服务器的商业化落地奠定了至关重要的技术基石，并驱动实现其战略目标——将openEuler打造为这个持续成长的生态系统中的Tier 1平台。
王经纬
中国科学院软件所 操作系统工程师
openEuler 技术委员会委员
12:00 - 13:30 午餐
午餐
13:30 - 13:45 OP-TEE 在 RISC-V 平台上的移植与简介 OP-TEE 在 RISC-V 平台上的移植与简介 在本次议程中，我们将展示如何在 RISC-V 平台上布署 OP-TEE，并以 SiFive 平台作为范例。我们将从受信任执行环境 (TEE) 架构的介绍开始，讨论其在现代安全系统中的重要性，特别是在嵌入式和物联网领域。接着，将说明开机流程，介绍 OP-TEE 主要的配置选项。
议程也将全面介绍 RISC-V 的安全特性，重点说明强化可信执行环境的技术。我们会探讨硬体基础的防护机制如何与 OP-TEE 结合，进而提供安全运算。
此外，我们还会分享一些有助于排解常见设置错误的 OP-TEE 除错配置。
最后，我们将讨论 OP-TEE 在 RISC-V 平台上的现有进展与持续的上游贡献，并分享 2025 年 OP-TEE on RISC-V 的开发路线。 		OP-TEE 在 RISC-V 平台上的移植与简介 OP-TEE 在 RISC-V 平台上的移植与简介 在本次议程中，我们将展示如何在 RISC-V 平台上布署 OP-TEE，并以 SiFive 平台作为范例。我们将从受信任执行环境 (TEE) 架构的介绍开始，讨论其在现代安全系统中的重要性，特别是在嵌入式和物联网领域。接着，将说明开机流程，介绍 OP-TEE 主要的配置选项。
议程也将全面介绍 RISC-V 的安全特性，重点说明强化可信执行环境的技术。我们会探讨硬体基础的防护机制如何与 OP-TEE 结合，进而提供安全运算。
此外，我们还会分享一些有助于排解常见设置错误的 OP-TEE 除错配置。
最后，我们将讨论 OP-TEE 在 RISC-V 平台上的现有进展与持续的上游贡献，并分享 2025 年 OP-TEE on RISC-V 的开发路线。
林宇谦
SiFive RISC-V系统软件开发者
13:45 - 14:00 Architecting TEEs with RV-ACRN Hypervisor on RISC-V Platforms Architecting TEEs with RV-ACRN Hypervisor on RISC-V Platforms 可信执行环境（TEE）已广泛应用于物联网、边缘与移动设备。这类场景需要将安全关键功能隔离到独立的执行环境中，并保护其免受不可信操作系统的影响。
RISC‑V 架构通过 PMP/IOPMP 或 H‑Ext/IOMMU 等指令集扩展，以硬件方式对系统进行分区，从而在实际 RISC‑V 系统设计中形成了多种不同的 SoC 安全架构。
借助 RV‑ACRN 虚拟化管理程序 技术，我们设计并实现了一套统一的端到端解决方案，可在多样化的 RISC‑V 平台上运行 OP‑TEE，并支持商用可信应用（TA）。
RV‑ACRN 虚拟化管理程序支持两种工作模式：
1. m‑ACRN：运行在 M‑Mode，基于 PMP/IOPMP 进行内存分区，并以纯软件方式实现 vCPU 上下文切换；
2. h‑ACRN：运行在 HS‑Mode，借助 H‑Ext/IOMMU 提供硬件加速的全虚拟化支持。
在本次演讲中，我将介绍基于 ACRN 的 TEE 解决方案如何在不同 RISC‑V 硬件配置上运行，并展示该设计在 RISC‑V 平台上的安全性、灵活性与实用性优势。 		Architecting TEEs with RV-ACRN Hypervisor on RISC-V Platforms Architecting TEEs with RV-ACRN Hypervisor on RISC-V Platforms 可信执行环境（TEE）已广泛应用于物联网、边缘与移动设备。这类场景需要将安全关键功能隔离到独立的执行环境中，并保护其免受不可信操作系统的影响。
RISC‑V 架构通过 PMP/IOPMP 或 H‑Ext/IOMMU 等指令集扩展，以硬件方式对系统进行分区，从而在实际 RISC‑V 系统设计中形成了多种不同的 SoC 安全架构。
借助 RV‑ACRN 虚拟化管理程序 技术，我们设计并实现了一套统一的端到端解决方案，可在多样化的 RISC‑V 平台上运行 OP‑TEE，并支持商用可信应用（TA）。
RV‑ACRN 虚拟化管理程序支持两种工作模式：
1. m‑ACRN：运行在 M‑Mode，基于 PMP/IOPMP 进行内存分区，并以纯软件方式实现 vCPU 上下文切换；
2. h‑ACRN：运行在 HS‑Mode，借助 H‑Ext/IOMMU 提供硬件加速的全虚拟化支持。
在本次演讲中，我将介绍基于 ACRN 的 TEE 解决方案如何在不同 RISC‑V 硬件配置上运行，并展示该设计在 RISC‑V 平台上的安全性、灵活性与实用性优势。
李海程
英特尔 系统软件架构师
14:00 - 14:15 Towards Secure Container Infrastructure on RISC-V: the Development from Rust-vmm to Kata-Containers 随着计算行业向更安全的基础设施演进，RISC‑V 平台上对类似 Kata-Containers 这类安全容器基础设施的需求正在兴起。
我们将介绍一套面向未来、符合 RVA23 规范与服务器平台标准的 RISC‑V SoC 所使用的完整 Rust 虚拟化软件栈（rust‑vmm → cloud‑hypervisor → kata‑containers）的当前开发进展。该方案能够真正使用原生 KVM（而非目前常见的 “虚拟 KVM”）。 		Towards Secure Container Infrastructure on RISC-V: the Development from Rust-vmm to Kata-Containers 随着计算行业向更安全的基础设施演进，RISC‑V 平台上对类似 Kata-Containers 这类安全容器基础设施的需求正在兴起。
我们将介绍一套面向未来、符合 RVA23 规范与服务器平台标准的 RISC‑V SoC 所使用的完整 Rust 虚拟化软件栈（rust‑vmm → cloud‑hypervisor → kata‑containers）的当前开发进展。该方案能够真正使用原生 KVM（而非目前常见的 “虚拟 KVM”）。
何若轻
中国科学院软件所 软件工程师
14:15 - 14:30 A Standard-compliant High Performance RISC-V Desktop Virtualization Platform
A Standard-compliant High Performance RISC-V Desktop Virtualization Platform
夏鸣远
超睿科技 软件总监
14:30 - 14:45 Enabling System Standby with RISC-V platform RISC‑V 作为一种开放标准的指令集架构（ISA），凭借其灵活性、可扩展性与开源特性，在各类应用领域获得了广泛关注。它的模块化设计支持开发者为特定场景定制指令集，从而在功耗与性能之间实现优化，典型应用包括边缘计算设备、可穿戴设备与智能家居产品。
尽管具备诸多优势，但截至 2023 年 9 月，RISC‑V 完整软件生态的构建以及全面功耗管理功能的落地仍在推进中。本研究深入探讨了功耗管理在 RISC‑V 软件生态中的集成方案，并最终成功应用于商用产品。
该实现使片上系统（SoC）功耗控制在 10mW 以下，唤醒延迟低于 5ms。截至 2024 年 9 月，该功能已成功适配基于 TH1520 处理器的 如意 Book（RuyiBook） 笔记本电脑。
这些进展充分体现了 RISC‑V 在提升边缘计算设备能效方面的潜力，为未来功耗管理与系统优化领域的创新奠定了基础。 		Enabling System Standby with RISC-V platform RISC‑V 作为一种开放标准的指令集架构（ISA），凭借其灵活性、可扩展性与开源特性，在各类应用领域获得了广泛关注。它的模块化设计支持开发者为特定场景定制指令集，从而在功耗与性能之间实现优化，典型应用包括边缘计算设备、可穿戴设备与智能家居产品。
尽管具备诸多优势，但截至 2023 年 9 月，RISC‑V 完整软件生态的构建以及全面功耗管理功能的落地仍在推进中。本研究深入探讨了功耗管理在 RISC‑V 软件生态中的集成方案，并最终成功应用于商用产品。
该实现使片上系统（SoC）功耗控制在 10mW 以下，唤醒延迟低于 5ms。截至 2024 年 9 月，该功能已成功适配基于 TH1520 处理器的 如意 Book（RuyiBook） 笔记本电脑。
这些进展充分体现了 RISC‑V 在提升边缘计算设备能效方面的潜力，为未来功耗管理与系统优化领域的创新奠定了基础。
张枫雪
阿里巴巴达摩院 高级工程师
14:45 - 15:00 基于北海云计算试验平台的虚拟化技术探索 基于北海云计算试验平台的虚拟化技术探索 当前受限于RISC-V芯片的性能和生态，业界还缺乏大规模的云计算集群验证环境，限制了RISC-V在云计算领域的应用推广。针对该问题中国电信研究院已推出北海RISC-V云计算试验平台，构建了基于RISC-V服务器、TPU、VPU等硬件设施和基于Kubernetes的应用平台在内的完整解决方案。目前北海平台新增了RISC-V虚拟化能力，在本演讲中首先将介绍北海平台以及新增的硬件虚拟化能力，之后将介绍基于北海平台进行的KuberVirt适配，KuberVirt项目可以让虚拟机和容器同时由Kubernetes管理，在演讲中将介绍KuberVirt每个组件适配RISC-V架构的方法和难点，以及基于RISC-V硬件构建虚拟机和容器资源池后的应用探索，推动RISC-V架构在云计算领域的应用。 基于北海云计算试验平台的虚拟化技术探索 基于北海云计算试验平台的虚拟化技术探索 当前受限于RISC-V芯片的性能和生态，业界还缺乏大规模的云计算集群验证环境，限制了RISC-V在云计算领域的应用推广。针对该问题中国电信研究院已推出北海RISC-V云计算试验平台，构建了基于RISC-V服务器、TPU、VPU等硬件设施和基于Kubernetes的应用平台在内的完整解决方案。目前北海平台新增了RISC-V虚拟化能力，在本演讲中首先将介绍北海平台以及新增的硬件虚拟化能力，之后将介绍基于北海平台进行的KuberVirt适配，KuberVirt项目可以让虚拟机和容器同时由Kubernetes管理，在演讲中将介绍KuberVirt每个组件适配RISC-V架构的方法和难点，以及基于RISC-V硬件构建虚拟机和容器资源池后的应用探索，推动RISC-V架构在云计算领域的应用。
李天正
中国电信研究院 研究员
15:00 - 15:30 茶歇
茶歇
15:30 - 15:45 Golang的RISC-V支持：现状与未来 Golang的RISC-V支持：现状与未来 本议题将会介绍Golang和RISC-V的相关历史，然后从RISC-V扩展的支持、编译器、核心工具、开发工具、第三方下游应用、社区开发者等方面讲述当前的现状，以及在最后对未来的RISC-V Golang进行展望。 Golang的RISC-V支持：现状与未来 Golang的RISC-V支持：现状与未来 本议题将会介绍Golang和RISC-V的相关历史，然后从RISC-V扩展的支持、编译器、核心工具、开发工具、第三方下游应用、社区开发者等方面讲述当前的现状，以及在最后对未来的RISC-V Golang进行展望。
汪鹏程
字节跳动 编译器研发工程师
Meng Zhuo
中国科学院软件所 RISC-V开发工程师
15:45 - 16:00 V8 for RISC-V 一年的进展 V8 for RISC-V 一年的进展 浏览器作为 Web 应用的入口，占据着至关重要的技术地位，它在建立 RISC-V 软件生态的完整性方面具有不可替代的重要性。
目前，谷歌 Chrome 浏览器主导市场，而 Chromium 是 Chrome 背后的开源项目。V8 是 Chromium 中的 JavaScript 引擎。早在 2019 年，它就已在 RISC-V 国际基金会（RVI）的 GitHub riscv-software-list 页面中被列为“Help Wanted”状态。
PLCT 实验室于 2020 年初启动了将 V8 移植到 RISC-V 的工作。自 2021 年初其代码被上游合并以来，PLCT 实验室已维护它超过 4 年。为确保 V8 在 RISC-V 上的功能完整性和性能可用性，付出了巨大努力。
介绍在 2024 年完成的主要工作和性能优化。 		V8 for RISC-V 一年的进展 V8 for RISC-V 一年的进展 浏览器作为 Web 应用的入口，占据着至关重要的技术地位，它在建立 RISC-V 软件生态的完整性方面具有不可替代的重要性。
目前，谷歌 Chrome 浏览器主导市场，而 Chromium 是 Chrome 背后的开源项目。V8 是 Chromium 中的 JavaScript 引擎。早在 2019 年，它就已在 RISC-V 国际基金会（RVI）的 GitHub riscv-software-list 页面中被列为“Help Wanted”状态。
PLCT 实验室于 2020 年初启动了将 V8 移植到 RISC-V 的工作。自 2021 年初其代码被上游合并以来，PLCT 实验室已维护它超过 4 年。为确保 V8 在 RISC-V 上的功能完整性和性能可用性，付出了巨大努力。
介绍在 2024 年完成的主要工作和性能优化。
陆亚涵
中国科学院软件所PLCT Lab 编译器工程师、V8 RISC-V架构Maintainer
16:00 - 16:15 RISC-V架构下的音频算法优化实践 RISC-V架构下的音频算法优化实践 随着RISC-V架构凭借其开放、灵活特性在嵌入式与物联网领域迅速普及，音频处理等计算密集型任务正加速向此开放指令集迁移。音频处理作为核心功能，对性能、功耗及资源占用均有严苛要求。然而，相较于x86、ARM及专用DSP等成熟平台，RISC-V在高性能音频算法的实现与优化方面尚处发展初期，缺乏完善的专用库支持。
　　为应对此挑战，我们构建了Nuclei Audio Library，一套专为RISC-V架构，特别是针对芯来科技系列CPU处理器深度优化的音频算法库。该库旨在为RISC-V开发者提供全面、适配裸机环境且高性能的音频处理解决方案，通过整合业界广泛应用的开源音频算法，并针对RISC-V的指令集特性及微架构特点进行细致优化。
　　Nuclei Audio Library的研发为RISC-V平台带来了即用型高效音频处理能力，有效填补生态空白，推动RISC-V在智能语音助手、可穿戴设备、物联网终端等音频密集型应用中的普及。未来计划持续扩充算法库（如引入AI语音增强、声场景识别等）并深化对RISC-V新扩展的优化，致力于为RISC-V生态贡献更完善强大的音频基础设施。这项工作证明，通过精心软硬件协同设计与优化，RISC-V架构能高效承载复杂音频处理任务，为构建下一代低功耗、高性能边缘计算设备奠定坚实基础。 		RISC-V架构下的音频算法优化实践 RISC-V架构下的音频算法优化实践 随着RISC-V架构凭借其开放、灵活特性在嵌入式与物联网领域迅速普及，音频处理等计算密集型任务正加速向此开放指令集迁移。音频处理作为核心功能，对性能、功耗及资源占用均有严苛要求。然而，相较于x86、ARM及专用DSP等成熟平台，RISC-V在高性能音频算法的实现与优化方面尚处发展初期，缺乏完善的专用库支持。
　　为应对此挑战，我们构建了Nuclei Audio Library，一套专为RISC-V架构，特别是针对芯来科技系列CPU处理器深度优化的音频算法库。该库旨在为RISC-V开发者提供全面、适配裸机环境且高性能的音频处理解决方案，通过整合业界广泛应用的开源音频算法，并针对RISC-V的指令集特性及微架构特点进行细致优化。
　　Nuclei Audio Library的研发为RISC-V平台带来了即用型高效音频处理能力，有效填补生态空白，推动RISC-V在智能语音助手、可穿戴设备、物联网终端等音频密集型应用中的普及。未来计划持续扩充算法库（如引入AI语音增强、声场景识别等）并深化对RISC-V新扩展的优化，致力于为RISC-V生态贡献更完善强大的音频基础设施。这项工作证明，通过精心软硬件协同设计与优化，RISC-V架构能高效承载复杂音频处理任务，为构建下一代低功耗、高性能边缘计算设备奠定坚实基础。
裘剑东
芯来科技 基础软件工程师
16:15 - 16:30 Introduce the implementation of LLVM Loop Vectorizer Introduce the implementation of LLVM Loop Vectorizer 本次演讲聚焦于 LLVM 自动向量化 的实现方案，内容包括：VPlan 的基础介绍、当前开发进展与未来技术路线图，以及与 RISC‑V 关联度更高的关键特性（如 VP IR）。最后，还将展示部分性能测试数据，以及亟待优化的代码示例。 Introduce the implementation of LLVM Loop Vectorizer Introduce the implementation of LLVM Loop Vectorizer 本次演讲聚焦于 LLVM 自动向量化 的实现方案，内容包括：VPlan 的基础介绍、当前开发进展与未来技术路线图，以及与 RISC‑V 关联度更高的关键特性（如 VP IR）。最后，还将展示部分性能测试数据，以及亟待优化的代码示例。
翁丽琴
SpacemiT 编译器专家
16:30 - 16:45 RISC-V Unified Database RISC-V Unified Database RISC‑V 统一数据库（UDB） 是一项具有变革意义的项目，旨在将碎片化的 RISC‑V 规范整合为单一、机器可解析的权威数据源。
随着生态系统不断扩展，现已拥有近 200 个已冻结的扩展规范，UDB 解决了一致性、可追溯性与自动化方面的关键挑战。
它支持从结构化的 YAML 数据直接生成指令集手册、指令索引与模拟器，减少冗余与错误。
本次分享将介绍 UDB 的架构、现有能力与技术路线图，重点展示其有望成为下一代 RISC‑V 工具链与文档体系基石的潜力。
我们欢迎社区积极参与，共同推动这一开放协作项目的发展。 		RISC-V Unified Database RISC-V Unified Database RISC‑V 统一数据库（UDB） 是一项具有变革意义的项目，旨在将碎片化的 RISC‑V 规范整合为单一、机器可解析的权威数据源。
随着生态系统不断扩展，现已拥有近 200 个已冻结的扩展规范，UDB 解决了一致性、可追溯性与自动化方面的关键挑战。
它支持从结构化的 YAML 数据直接生成指令集手册、指令索引与模拟器，减少冗余与错误。
本次分享将介绍 UDB 的架构、现有能力与技术路线图，重点展示其有望成为下一代 RISC‑V 工具链与文档体系基石的潜力。
我们欢迎社区积极参与，共同推动这一开放协作项目的发展。
Afonso Oliveira
新思科技 高级软件工程师
16:45 - 17:00 Enabling Native Library Support for QEMU-User on RISC-V Enabling Native Library Support for QEMU-User on RISC-V RISC‑V 作为新兴指令集架构正受到广泛关注，但与 x86 和 ARM 相比，其应用生态支持仍较为薄弱。
二进制翻译有助于解决这一问题，然而 QEMU-user 模式受限于 TCG，性能表现不佳。
Box64 通过使用宿主原生库获得了更好的性能，但需要人工编写库封装层，工作量较大。
我们的方案通过复用 QEMU 现有的系统调用拦截机制，并结合轻量级客户机存根程序，直接调用宿主库。
该方案实现了自动化、一键式的宿主库封装，无需手动编码。 		Enabling Native Library Support for QEMU-User on RISC-V Enabling Native Library Support for QEMU-User on RISC-V RISC‑V 作为新兴指令集架构正受到广泛关注，但与 x86 和 ARM 相比，其应用生态支持仍较为薄弱。
二进制翻译有助于解决这一问题，然而 QEMU-user 模式受限于 TCG，性能表现不佳。
Box64 通过使用宿主原生库获得了更好的性能，但需要人工编写库封装层，工作量较大。
我们的方案通过复用 QEMU 现有的系统调用拦截机制，并结合轻量级客户机存根程序，直接调用宿主库。
该方案实现了自动化、一键式的宿主库封装，无需手动编码。
汪沄
上海交通大学 博士研究生
17:00 - 17:15 rv64.zip: 一统碎片化的 RISC-V ISA 生态 rv64.zip: 一统碎片化的 RISC-V ISA 生态 RISC-V 指令集扩展往往带来显著的性能提升，但不同处理器支持的扩展组合各不相同，给软件的分发带来了困难。目前，大多数二进制文件都是针对基础 RV64GC ISA 编译的，使得潜在的性能提升未被充分利用。本项目为编译器引入了一个函数级目标克隆表，该表使用基于 PGO 的方法自动生成，用于基于可用扩展克隆函数实现，同时保持 RV64GC 兼容性。SPECCPU 2006 基准测试的评估表明，hmmer 的加速最高可达 2.05 倍。通过排除降低性能的扩展，相比使用所有支持的扩展 RV64GCBV_Zicond 的几何平均性能还继续提升了 8.4%。我们在整个基准测试套件中仅生成了 55 个带有克隆的函数，从而确保了二进制文件的大小不会显著增加。该解决方案简化了开发流程，最大限度地提高了硬件效率，并简化了跨不同 RISC-V 硬件的软件分发。 rv64.zip: 一统碎片化的 RISC-V ISA 生态 rv64.zip: 一统碎片化的 RISC-V ISA 生态 RISC-V 指令集扩展往往带来显著的性能提升，但不同处理器支持的扩展组合各不相同，给软件的分发带来了困难。目前，大多数二进制文件都是针对基础 RV64GC ISA 编译的，使得潜在的性能提升未被充分利用。本项目为编译器引入了一个函数级目标克隆表，该表使用基于 PGO 的方法自动生成，用于基于可用扩展克隆函数实现，同时保持 RV64GC 兼容性。SPECCPU 2006 基准测试的评估表明，hmmer 的加速最高可达 2.05 倍。通过排除降低性能的扩展，相比使用所有支持的扩展 RV64GCBV_Zicond 的几何平均性能还继续提升了 8.4%。我们在整个基准测试套件中仅生成了 55 个带有克隆的函数，从而确保了二进制文件的大小不会显著增加。该解决方案简化了开发流程，最大限度地提高了硬件效率，并简化了跨不同 RISC-V 硬件的软件分发。
陈泱宇
重庆大学 博士研究生 北京开源芯片研究院 实习生
17:15 - 17:30 openEuler RISC-V 挑战：多元化硬件的支持方案实践 openEuler RISC-V 团队正在围绕嵌入式板卡生命周期中的适配，验证与部署应用三大阶段，开展系统性的支持工作。在不断扩展受支持的板卡平台同时，利用多元化的硬件方案与可靠的基础设施，实现高覆盖面的 RISC-V 软件生态监测能力。 openEuler RISC-V 挑战：多元化硬件的支持方案实践 openEuler RISC-V 团队正在围绕嵌入式板卡生命周期中的适配，验证与部署应用三大阶段，开展系统性的支持工作。在不断扩展受支持的板卡平台同时，利用多元化的硬件方案与可靠的基础设施，实现高覆盖面的 RISC-V 软件生态监测能力。
李航帆
中国科学院软件所 操作系统工程师
嵌入式系统
主持人：
何小庆 嵌入式系统联谊会 秘书长、中国软件行业协会理事熊谱翔 睿赛德 创始人兼CEO
7/18 9:00-12:00
305会议室
时间 主题 演讲者主题 & 演讲者
09:00 - 09:15 RISC-V 正当时，助力芯片生态多样化 RISC-V 正当时，助力芯片生态多样化
RISC-V 正当时，助力芯片生态多样化 RISC-V 正当时，助力芯片生态多样化
许松
英富曼数据服务有限公司 首席分析师
09:15 - 09:30 具备功能安全特性的高确定性实时RISC-V CPU 具备功能安全特性的高确定性实时RISC-V CPU
具备功能安全特性的高确定性实时RISC-V CPU 具备功能安全特性的高确定性实时RISC-V CPU
王晓耕
奕斯伟计算 处理器部部长
09:30 - 09:45 格见半导体GS32-DSP基于芯来RISC-V IP做Ti C2000 DSP国产替代技术分享 格见半导体GS32-DSP基于芯来RISC-V IP做Ti C2000 DSP国产替代技术分享 格见GS32-DSP系列产品基于芯来RISC-V IP深度定制，响应当前国家鼓励和倡导发展RISC-V生态的大趋势，集成了混合信号处理单元以及实时控制算法加速器，拥有完全自主可控独立知识产权。 格见半导体GS32-DSP基于芯来RISC-V IP做Ti C2000 DSP国产替代技术分享 格见半导体GS32-DSP基于芯来RISC-V IP做Ti C2000 DSP国产替代技术分享 格见GS32-DSP系列产品基于芯来RISC-V IP深度定制，响应当前国家鼓励和倡导发展RISC-V生态的大趋势，集成了混合信号处理单元以及实时控制算法加速器，拥有完全自主可控独立知识产权。
陈文斌
深圳格见半导体有限公司 CEO
09:45 - 10:00 整合GNSS和BLE技术的基于RISC-V架构的SoC平台 整合GNSS和BLE技术的基于RISC-V架构的SoC平台 本次演讲将介绍芯原微电子（Verisilicon）基于 RISC‑V 处理器内核的 SoC 平台，该平台集成了GNSS与BLE技术，兼具高性能与低功耗特性。
在高精度 GNSS 领域，平台采用高性能 RISC‑V 内核，用于卫星跟踪中的实时信号处理以及 RTK 下的密集型数学运算，并实现了最优功耗控制。
在低功耗蓝牙（BLE）领域，平台采用精简 RISC‑V 内核运行控制器与协议栈软件，在传感器数据传输场景下实现了超低功耗。
结合芯原微电子基于 22nm FD‑SOI 工艺的高性能 BLE 与 GNSS 射频 IP，该 SoC 平台可为智能穿戴、智慧交通、车载导航等应用提供完善的解决方案。 		整合GNSS和BLE技术的基于RISC-V架构的SoC平台 整合GNSS和BLE技术的基于RISC-V架构的SoC平台 本次演讲将介绍芯原微电子（Verisilicon）基于 RISC‑V 处理器内核的 SoC 平台，该平台集成了GNSS与BLE技术，兼具高性能与低功耗特性。
在高精度 GNSS 领域，平台采用高性能 RISC‑V 内核，用于卫星跟踪中的实时信号处理以及 RTK 下的密集型数学运算，并实现了最优功耗控制。
在低功耗蓝牙（BLE）领域，平台采用精简 RISC‑V 内核运行控制器与协议栈软件，在传感器数据传输场景下实现了超低功耗。
结合芯原微电子基于 22nm FD‑SOI 工艺的高性能 BLE 与 GNSS 射频 IP，该 SoC 平台可为智能穿戴、智慧交通、车载导航等应用提供完善的解决方案。
曾毅
芯原股份 无线IP平台高级总监
10:00 - 10:15 基于RISC-V、集成BLE的超低能耗MCU设计及其在大健康领域的应用 RISCV由于其开放的平台和精简的指令在各类产品中被越来越多地应用，本次报告介绍了一款基于国产RISCV架构把BLE集成到SOC中实现超低能耗的BLE MCU芯片，以及这款芯片在大健康领域的应用 基于RISC-V、集成BLE的超低能耗MCU设计及其在大健康领域的应用 RISCV由于其开放的平台和精简的指令在各类产品中被越来越多地应用，本次报告介绍了一款基于国产RISCV架构把BLE集成到SOC中实现超低能耗的BLE MCU芯片，以及这款芯片在大健康领域的应用
高挺挺
芯思原 研发总监
10:15 - 10:45 茶歇
茶歇
10:45 - 11:00 突破单核性能瓶颈:打造RISC-V多核架构的高性能实时操作系统 突破单核性能瓶颈:打造RISC-V多核架构的高性能实时操作系统 一、时代红利下RISC-V的机遇与挑战
1、 RISC-V架构的发展及重要地位
2、 RISC-V的机遇与挑战
二、如何以产业链生态促RISC-V发展
1、以OS为切入加速构建RISC-V生态
2、RISC-V芯片落地案例分享
3、RISC-V生态构建案例分享
三、RISC-V未来发展展望
1、 RISC-V架构的OS技术优势与创新
2、生态建设与路径
3、市场前景与展望 		突破单核性能瓶颈:打造RISC-V多核架构的高性能实时操作系统 突破单核性能瓶颈:打造RISC-V多核架构的高性能实时操作系统 一、时代红利下RISC-V的机遇与挑战
1、 RISC-V架构的发展及重要地位
2、 RISC-V的机遇与挑战
二、如何以产业链生态促RISC-V发展
1、以OS为切入加速构建RISC-V生态
2、RISC-V芯片落地案例分享
3、RISC-V生态构建案例分享
三、RISC-V未来发展展望
1、 RISC-V架构的OS技术优势与创新
2、生态建设与路径
3、市场前景与展望
熊谱翔
睿赛德 创始人&CEO 上海开源信息技术协会 理事长
11:00 - 11:15 先楫高性能MCU在机器人运动控制系统的技术演进 先楫高性能MCU在机器人运动控制系统的技术演进 本演讲围绕机器人对MCU性能边界的持续挑战，结合RISC-V开放指令集的发展优势，从处理能力、功耗控制、通信延迟、模块集成等方面出发，分析机器人控制系统对MCU灵活定制化、适配能力的迫切需求，以及先楫半导体HPM6E00/5300系列芯片在关节伺服、灵巧手控制中的表现，以及如何通过EtherCAT原生集成与高分辨率PWM驱动，推动机器人关节向更轻、更快、更稳的发展迈进。 先楫高性能MCU在机器人运动控制系统的技术演进 先楫高性能MCU在机器人运动控制系统的技术演进 本演讲围绕机器人对MCU性能边界的持续挑战，结合RISC-V开放指令集的发展优势，从处理能力、功耗控制、通信延迟、模块集成等方面出发，分析机器人控制系统对MCU灵活定制化、适配能力的迫切需求，以及先楫半导体HPM6E00/5300系列芯片在关节伺服、灵巧手控制中的表现，以及如何通过EtherCAT原生集成与高分辨率PWM驱动，推动机器人关节向更轻、更快、更稳的发展迈进。
曾劲涛
先楫半导体 创始人、CEO
11:15 - 11:30 如何通过基于 RISC-V 的可信根提升基于 RISC-V 的 SoC 设计的安全等级 如何通过基于 RISC-V 的可信根提升基于 RISC-V 的 SoC 设计的安全等级 在本次演讲中，Rambus 将概述如何通过集成基于 RISC-V 的可信根（Root-of-Trust）或硬件安全模块（HSM），扩展通用型 RISC-V 架构的计算子系统，从而为平台提供安全与加密服务。该可信根可实现由硬件强制执行的可信执行环境，支持可信与安全身份、生命周期与配置管理、安全启动与固件管理、安全调试等功能。
针对特定领域，如汽车应用，需要额外的功能安全机制；而数据中心等领域则对侧信道攻击（SCA）防护能力有更高的要求。为了实现面向未来的安全架构，可以引入新一代抗量子计算的加密加速器。
Rambus 将展示如何整合硬件 RTL 层级的物理接口、安全固件与中间件栈组件，并最终介绍安全与功能安全相关的认证体系及其合规指导。 		如何通过基于 RISC-V 的可信根提升基于 RISC-V 的 SoC 设计的安全等级 如何通过基于 RISC-V 的可信根提升基于 RISC-V 的 SoC 设计的安全等级 在本次演讲中，Rambus 将概述如何通过集成基于 RISC-V 的可信根（Root-of-Trust）或硬件安全模块（HSM），扩展通用型 RISC-V 架构的计算子系统，从而为平台提供安全与加密服务。该可信根可实现由硬件强制执行的可信执行环境，支持可信与安全身份、生命周期与配置管理、安全启动与固件管理、安全调试等功能。
针对特定领域，如汽车应用，需要额外的功能安全机制；而数据中心等领域则对侧信道攻击（SCA）防护能力有更高的要求。为了实现面向未来的安全架构，可以引入新一代抗量子计算的加密加速器。
Rambus 将展示如何整合硬件 RTL 层级的物理接口、安全固件与中间件栈组件，并最终介绍安全与功能安全相关的认证体系及其合规指导。
姜新雨
Rambus 亚太区业务发展总监
11:30 - 11:45 Nuclei TEE: RISC-V 安全系统实践 Nuclei TEE: RISC-V 安全系统实践 Nuclei TEE: RISC-V 安全系统实践
## TEE 介绍
## NUCLEI TEE 方案
芯来科技在AP级和MCU级 CPU上分别做了TEE方案的研究和探索。
### NUCLEI Linux TEE 方案
AP 级别处理器（类似 ARM Cortex-A55），我们在芯来 UX900 平台上基于 OP-TEE 开源方案进行了实现探索。我们主要利用现有的硬件来实现基本的隔离：内存隔离/CPU 安全状态隔离/中断隔离：
### NUCLEI MCU TEE 方案
MCU 级别处理器（类似 ARM Cortex-M33），我们在芯来 N300 平台上基于 TFM（Trusted Firmware-M）开源方案进行了实现探索。我们主要利用现有的硬件来实现基本的隔离：内存隔离/CPU 安全状态隔离/中断隔离：
## Demo 展示
我们将展示 OP-TEE 运行 xtest 测试的例子，以及 TFM 运行 tf-m-tests regression 测试的例子，以验证 NUCLEI TEE 方案的有效性。 		Nuclei TEE: RISC-V 安全系统实践 Nuclei TEE: RISC-V 安全系统实践 Nuclei TEE: RISC-V 安全系统实践
## TEE 介绍
## NUCLEI TEE 方案
芯来科技在AP级和MCU级 CPU上分别做了TEE方案的研究和探索。
### NUCLEI Linux TEE 方案
AP 级别处理器（类似 ARM Cortex-A55），我们在芯来 UX900 平台上基于 OP-TEE 开源方案进行了实现探索。我们主要利用现有的硬件来实现基本的隔离：内存隔离/CPU 安全状态隔离/中断隔离：
### NUCLEI MCU TEE 方案
MCU 级别处理器（类似 ARM Cortex-M33），我们在芯来 N300 平台上基于 TFM（Trusted Firmware-M）开源方案进行了实现探索。我们主要利用现有的硬件来实现基本的隔离：内存隔离/CPU 安全状态隔离/中断隔离：
## Demo 展示
我们将展示 OP-TEE 运行 xtest 测试的例子，以及 TFM 运行 tf-m-tests regression 测试的例子，以验证 NUCLEI TEE 方案的有效性。
桂兵
芯来科技 高级工程师
11:45 - 12:00 生态系统驱动创新：GPU 与 RISC-V 联手打造更智能的汽车解决方案 生态系统驱动创新：GPU 与 RISC-V 联手打造更智能的汽车解决方案 RISC‑V 当下及未来潜力巨大，汽车电子是其核心目标市场之一。
IMG 作为全球领先的 GPU IP 供应商，将持续与 RISC‑V 生态紧密合作、积极贡献。
车载计算的核心诉求：可扩展、高安全、开放化。
车载设计要点：灵活性、面向未来负载、差异化创新。
IMG GPU 是实时渲染、传感器融合、显示链路、并行 AI 任务、安全关键渲染的核心支撑。
介绍 IMG 面向车载计算与渲染需求的 IP 产品。
IMG 与生态伙伴及 RISC‑V 社区紧密协作，深化面向汽车市场的垂直整合。 		生态系统驱动创新：GPU 与 RISC-V 联手打造更智能的汽车解决方案 生态系统驱动创新：GPU 与 RISC-V 联手打造更智能的汽车解决方案 RISC‑V 当下及未来潜力巨大，汽车电子是其核心目标市场之一。
IMG 作为全球领先的 GPU IP 供应商，将持续与 RISC‑V 生态紧密合作、积极贡献。
车载计算的核心诉求：可扩展、高安全、开放化。
车载设计要点：灵活性、面向未来负载、差异化创新。
IMG GPU 是实时渲染、传感器融合、显示链路、并行 AI 任务、安全关键渲染的核心支撑。
介绍 IMG 面向车载计算与渲染需求的 IP 产品。
IMG 与生态伙伴及 RISC‑V 社区紧密协作，深化面向汽车市场的垂直整合。
黄音
Imagination 市场拓展资深经理
汽车电子
主持人：
胡振波 芯来科技 创始人何宁 奕斯伟计算 高级副总裁、首席技术官
7/18 13:30-17:30
305会议室
时间 主题 演讲者主题 & 演讲者
13:30 - 13:45 融入RISC-V生态，推动国产化车规MCU产业化 融入RISC-V生态，推动国产化车规MCU产业化 随着国产新能源汽车的崛起 ，自主可控MCU需求呈现爆发式增长。二进制半导体公司凭着十多年来在MCU领域的技术、产品积累，积极拥抱RISC-V生态，联合多家车企及行业生态伙伴，全力打造全国产化的车规级MCU芯片。本次演讲中，回顾了二进制半导体公司在MCU技术领域的发展历程，以及相关的产品开发和应用推广经历；分享了我们在生态建设方面的一些思考，以及在车规级MCU芯片开发、应用中的实践，希望借此机会构建更广泛的生态合作伙伴群，共同为国产车规级MCU芯片的产业化贡献力量。 融入RISC-V生态，推动国产化车规MCU产业化 融入RISC-V生态，推动国产化车规MCU产业化 随着国产新能源汽车的崛起 ，自主可控MCU需求呈现爆发式增长。二进制半导体公司凭着十多年来在MCU领域的技术、产品积累，积极拥抱RISC-V生态，联合多家车企及行业生态伙伴，全力打造全国产化的车规级MCU芯片。本次演讲中，回顾了二进制半导体公司在MCU技术领域的发展历程，以及相关的产品开发和应用推广经历；分享了我们在生态建设方面的一些思考，以及在车规级MCU芯片开发、应用中的实践，希望借此机会构建更广泛的生态合作伙伴群，共同为国产车规级MCU芯片的产业化贡献力量。
陈永洲
武汉二进制半导体 CTO
13:45 - 14:00 赋能智能汽车：ESWIN RISC-V车规级计算矩阵与安全架构 ESWIN基于RISC-V架构构建了覆盖汽车电子全场景的计算矩阵，包括：
车载计算与控制（区域控制器）——支持RVV向量和Matrix矩阵加速（NPU），满足AI推理与多模态融合；
高能效信号处理（车身/动力系统）——集成DSP/RVV指令，优化图像处理与实时信号控制；
超低功耗智能控制（传感器/边缘节点）——结合HSM安全模块与TMU电机加速。
其安全架构整合功能安全（Lockstep、防侧信道攻击）与信息安全（HSM），兼容AUTOSAR标准，并依托国内供应链，国内车规工艺及RISAA生态平台，推动软件定义汽车（SDV）落地。这一计算矩阵实现了从边缘感知到域控的全栈赋能，助力智能汽车向AI驱动演进。
RISC-V在车载领域具有显著优势，允许车企自由定制指令集以满足自动驾驶、车机系统等多样化需求；模块化设计支持灵活扩展专用功能（如AI加速、安全加密），而精简架构则兼顾高效能与低功耗，适合车规级ECU的实时性要求；此外，RISC-V可深度集成安全机制（如硬件隔离），符合ISO 26262功能安全标准，且全球生态的快速发展加速汽车领域应用。 		赋能智能汽车：ESWIN RISC-V车规级计算矩阵与安全架构 ESWIN基于RISC-V架构构建了覆盖汽车电子全场景的计算矩阵，包括：
车载计算与控制（区域控制器）——支持RVV向量和Matrix矩阵加速（NPU），满足AI推理与多模态融合；
高能效信号处理（车身/动力系统）——集成DSP/RVV指令，优化图像处理与实时信号控制；
超低功耗智能控制（传感器/边缘节点）——结合HSM安全模块与TMU电机加速。
其安全架构整合功能安全（Lockstep、防侧信道攻击）与信息安全（HSM），兼容AUTOSAR标准，并依托国内供应链，国内车规工艺及RISAA生态平台，推动软件定义汽车（SDV）落地。这一计算矩阵实现了从边缘感知到域控的全栈赋能，助力智能汽车向AI驱动演进。
RISC-V在车载领域具有显著优势，允许车企自由定制指令集以满足自动驾驶、车机系统等多样化需求；模块化设计支持灵活扩展专用功能（如AI加速、安全加密），而精简架构则兼顾高效能与低功耗，适合车规级ECU的实时性要求；此外，RISC-V可深度集成安全机制（如硬件隔离），符合ISO 26262功能安全标准，且全球生态的快速发展加速汽车领域应用。
陈健
奕斯伟计算 ABU MCU+开发中心中心长
14:00 - 14:15 功能安全及其在汽车软件开发中的实践 汽车产业智能化浪潮下， 功能安全软件已成为驱动技术可信赖的核心支柱。ISO 26262标准通过结构化框架，将安全基因植入汽车软件全生命周期：
1. 战略协同 ：从概念阶段的危害分析（HARA）到系统开发，推动安全目标（如ASIL等级）与软件需求深度绑定，确保技术创新不妥协于安全底线；
2. 产业联动 ：标准要求软硬件开发、测试验证与供应链管理（如组件认证、重用规范）形成闭环，为整车厂、供应商提供统一的安全语言；
3. 技术赋能 ：通过ASIL分解（如冗余设计降级需求）、层级监控机制（如本田IMMD监控模块），软件成为实现功能弹性的关键载体；
4. 商业价值 ：功能安全软件既是合规刚需，更是车企差异化竞争壁垒——从传统控制（如车速管理）到新能源、自动驾驶演进中，构建用户信任与技术可靠性的基石。 		功能安全及其在汽车软件开发中的实践 汽车产业智能化浪潮下， 功能安全软件已成为驱动技术可信赖的核心支柱。ISO 26262标准通过结构化框架，将安全基因植入汽车软件全生命周期：
1. 战略协同 ：从概念阶段的危害分析（HARA）到系统开发，推动安全目标（如ASIL等级）与软件需求深度绑定，确保技术创新不妥协于安全底线；
2. 产业联动 ：标准要求软硬件开发、测试验证与供应链管理（如组件认证、重用规范）形成闭环，为整车厂、供应商提供统一的安全语言；
3. 技术赋能 ：通过ASIL分解（如冗余设计降级需求）、层级监控机制（如本田IMMD监控模块），软件成为实现功能弹性的关键载体；
4. 商业价值 ：功能安全软件既是合规刚需，更是车企差异化竞争壁垒——从传统控制（如车速管理）到新能源、自动驾驶演进中，构建用户信任与技术可靠性的基石。
孙俊
上海洛轲智能科技有限公司 智能驱动研究院副院长
14:15 - 14:30 以RISC-V为基础的车用安全框架 以RISC-V为基础的车用安全框架 在汽车安全领域日益严峻的威胁形势下，亟需引起高度重视。根据《2025全球汽车与智能出行网络安全报告》的最新数据，高影响力事件激增，攻击范围已扩大至成千上百万的出行资产。《VicOne 2025汽车网络安全报告》进一步指出，这一趋势受到汽车系统中重大漏洞的推动，尤其是芯片组的弱点。2024年，芯片组相关漏洞占报告总数的50.9%，涵盖后门、微架构攻击和侧信道利用等问题。
随着全球监管机构日益重视车辆的安全韧性、安全性和数据保护，我们正面临一个复杂的威胁体系。在汽车安全完整性等级（ASIL）分类中，实时响应能力至关重要，以确保错误的及时检测、驾驶辅助系统的可靠运行以及组件间的无缝通信。特别是在ASIL-D等高等级中，关键功能（如制动和转向）必须具备严格的实时性能，以降低危险故障的风险。
RISC-V生态系统提供了多种安全组件，包括PMP、ePMP、xSPMP、xMTT、IOPMP、MMU和IOMMU，旨在构建可信执行环境。然而，关键挑战在于，并非所有组件都针对汽车应用中严格的实时需求进行了优化；部分组件更侧重于整体性能而非实时响应。
本演讲将首先概述当前汽车市场中的安全与防护需求，随后对这些RISC-V安全组件的适用性进行深入评估。我们还将重点探讨如何集成与配置这些组件，以构建基于RISC-V的汽车平台，涵盖内存隔离、中断路由和虚拟化软件等关键方面。 		以RISC-V为基础的车用安全框架 以RISC-V为基础的车用安全框架 在汽车安全领域日益严峻的威胁形势下，亟需引起高度重视。根据《2025全球汽车与智能出行网络安全报告》的最新数据，高影响力事件激增，攻击范围已扩大至成千上百万的出行资产。《VicOne 2025汽车网络安全报告》进一步指出，这一趋势受到汽车系统中重大漏洞的推动，尤其是芯片组的弱点。2024年，芯片组相关漏洞占报告总数的50.9%，涵盖后门、微架构攻击和侧信道利用等问题。
随着全球监管机构日益重视车辆的安全韧性、安全性和数据保护，我们正面临一个复杂的威胁体系。在汽车安全完整性等级（ASIL）分类中，实时响应能力至关重要，以确保错误的及时检测、驾驶辅助系统的可靠运行以及组件间的无缝通信。特别是在ASIL-D等高等级中，关键功能（如制动和转向）必须具备严格的实时性能，以降低危险故障的风险。
RISC-V生态系统提供了多种安全组件，包括PMP、ePMP、xSPMP、xMTT、IOPMP、MMU和IOMMU，旨在构建可信执行环境。然而，关键挑战在于，并非所有组件都针对汽车应用中严格的实时需求进行了优化；部分组件更侧重于整体性能而非实时响应。
本演讲将首先概述当前汽车市场中的安全与防护需求，随后对这些RISC-V安全组件的适用性进行深入评估。我们还将重点探讨如何集成与配置这些组件，以构建基于RISC-V的汽车平台，涵盖内存隔离、中断路由和虚拟化软件等关键方面。
Paul Ku
晶心科技 副处长
14:30 - 14:45 加速RISC-V汽车应用开发：挑战、应对与IAR实践 随着汽车行业对开放、灵活的指令集架构需求的增加，RISC-V在汽车中的应用正逐步扩大。然而，汽车应用开发面临着硬件复杂性的提高、软件复杂性与生产力不匹配、功能安全需求以及快速交付的压力等挑战。为了应对这些挑战，开发环境需要支持多供应商和多核系统，开发工具需要经过预认证以满足功能安全标准，同时选择经过实践证明的成熟开发工具，并引入DevOps流程以提高开发效率和产品质量。IAR作为领先的嵌入式开发方案提供商，提供了全面的经过认证的RISC-V开发工具，能够有效支持汽车应用开发，加速RISC-V在汽车行业的应用落地。 加速RISC-V汽车应用开发：挑战、应对与IAR实践 随着汽车行业对开放、灵活的指令集架构需求的增加，RISC-V在汽车中的应用正逐步扩大。然而，汽车应用开发面临着硬件复杂性的提高、软件复杂性与生产力不匹配、功能安全需求以及快速交付的压力等挑战。为了应对这些挑战，开发环境需要支持多供应商和多核系统，开发工具需要经过预认证以满足功能安全标准，同时选择经过实践证明的成熟开发工具，并引入DevOps流程以提高开发效率和产品质量。IAR作为领先的嵌入式开发方案提供商，提供了全面的经过认证的RISC-V开发工具，能够有效支持汽车应用开发，加速RISC-V在汽车行业的应用落地。
潘锋
IAR Systems China 高级工程师
14:45 - 15:00 基于RISC-V架构的汽车基础软件方案 介绍什么是汽车基础软件，在RISC-V内核上如何支持汽车基础软件，包括基于RISC-V内核的实时操作系统、虚拟化技术、信息安全固件等方面的基础软件，针对具体的指令集会进行详细的分享，如何针对RISC-V内核进行实现。 基于RISC-V架构的汽车基础软件方案 介绍什么是汽车基础软件，在RISC-V内核上如何支持汽车基础软件，包括基于RISC-V内核的实时操作系统、虚拟化技术、信息安全固件等方面的基础软件，针对具体的指令集会进行详细的分享，如何针对RISC-V内核进行实现。
赵彦安
北京经纬恒润科技股份有限公司 汽车基础软件专家
15:00 - 15:15 芯来科技 ASIL-B/D RISC-V IP 汽车应用实现中的挑战与解决方案 该演讲介绍了芯来科技（Nuclei）在RISC-V CPU IP 车规领域方法学方面的实践，以系统性地实现ASIL-D级别的功能安全要求，并满足针对随机硬件失效能力的ASIL-B&D等级要求。针对不同ASIL等级客户的随机硬件能力，主要依赖于芯来自主开发的软硬件机制。此外，演讲中还分享了芯来汽车客户在集成RISC-V IP 以实现车规级IC（包括雷达、激光雷达、GNSS、MCU等应用）过程中所面临的挑战与相应的解决方案。 芯来科技 ASIL-B/D RISC-V IP 汽车应用实现中的挑战与解决方案 该演讲介绍了芯来科技（Nuclei）在RISC-V CPU IP 车规领域方法学方面的实践，以系统性地实现ASIL-D级别的功能安全要求，并满足针对随机硬件失效能力的ASIL-B&D等级要求。针对不同ASIL等级客户的随机硬件能力，主要依赖于芯来自主开发的软硬件机制。此外，演讲中还分享了芯来汽车客户在集成RISC-V IP 以实现车规级IC（包括雷达、激光雷达、GNSS、MCU等应用）过程中所面临的挑战与相应的解决方案。
范添彬
芯来科技 汽车电子产品经理
15:15 - 15:45 茶歇
茶歇
15:45 - 16:00 开源小满助力RISC-V软硬协同生态发展 开源小满助力RISC-V软硬协同生态发展 随着汽车智能化和电动化的发展，操作系统向平台化、融合化方向演进，复杂度更高、开发难度更大、研发投入更多。开源模式凭借优化软件开发要素配置的独特优势，为汽车产业开辟技术突破与产业升级的新路径。普华基础软件先后面向行业开源智驾驶操作系统微内核龘EasyAda、开源安全车控操作系统小满EasyXMen，为国产车用操作系统的开源领域填补了空白。普华开源车用操作系统与RISC-V深度融合发展，将进一步促进汽车行业开放生态的形成，推动更多汽车运行开源软件和RISC-V芯片。期待产业更多企业加入开源共建！ 开源小满助力RISC-V软硬协同生态发展 开源小满助力RISC-V软硬协同生态发展 随着汽车智能化和电动化的发展，操作系统向平台化、融合化方向演进，复杂度更高、开发难度更大、研发投入更多。开源模式凭借优化软件开发要素配置的独特优势，为汽车产业开辟技术突破与产业升级的新路径。普华基础软件先后面向行业开源智驾驶操作系统微内核龘EasyAda、开源安全车控操作系统小满EasyXMen，为国产车用操作系统的开源领域填补了空白。普华开源车用操作系统与RISC-V深度融合发展，将进一步促进汽车行业开放生态的形成，推动更多汽车运行开源软件和RISC-V芯片。期待产业更多企业加入开源共建！
张晓先
普华基础软件股份有限公司 副总经理兼战略研究院院长
16:00 - 16:15 一种可配置高性能车规域控制器 随着汽车智能化升级，传统分布式电子电气架构因数十个ECU通过低速总线互联，面临系统复杂度高、扩展性差等瓶颈。域控制器（DCU）通过将多ECU功能集成至异构SoC芯片，实现算力集中化与成本优化，但系统复杂度提升导致故障传播风险加剧——单一应用异常可能引发软硬件系统级联失效。硬件虚拟化技术通过资源分区与隔离机制构建独立运行环境，使各ECU单元的操作系统及功能以虚拟机形式独立运行，在保障功能安全（ISO 26262 ASIL-D级要求）的同时实现系统可靠性提升。
针对域控制器等嵌入式实时场景，通常采用Type1型虚拟化架构：Hypervisor直接部署于物理硬件层，统管CPU、内存等资源调度，并将各虚拟机任务进行分发管理。以中断处理为例，所有硬件中断均需经Hypervisor捕获并注入对应虚拟机，确保各虚拟机对中断的独立响应能力。通过硬件辅助虚拟化技术，Hypervisor可实现CPU时间片硬隔离、内存地址空间保护以及外设访问权限管控，有效阻断未授权操作，为多ECU功能集成后的系统建立安全边界。 		一种可配置高性能车规域控制器 随着汽车智能化升级，传统分布式电子电气架构因数十个ECU通过低速总线互联，面临系统复杂度高、扩展性差等瓶颈。域控制器（DCU）通过将多ECU功能集成至异构SoC芯片，实现算力集中化与成本优化，但系统复杂度提升导致故障传播风险加剧——单一应用异常可能引发软硬件系统级联失效。硬件虚拟化技术通过资源分区与隔离机制构建独立运行环境，使各ECU单元的操作系统及功能以虚拟机形式独立运行，在保障功能安全（ISO 26262 ASIL-D级要求）的同时实现系统可靠性提升。
针对域控制器等嵌入式实时场景，通常采用Type1型虚拟化架构：Hypervisor直接部署于物理硬件层，统管CPU、内存等资源调度，并将各虚拟机任务进行分发管理。以中断处理为例，所有硬件中断均需经Hypervisor捕获并注入对应虚拟机，确保各虚拟机对中断的独立响应能力。通过硬件辅助虚拟化技术，Hypervisor可实现CPU时间片硬隔离、内存地址空间保护以及外设访问权限管控，有效阻断未授权操作，为多ECU功能集成后的系统建立安全边界。
李伟立
阿里巴巴达摩院 玄铁团队 CPU架构师
16:15 - 16:30 HighTec 助力RISC-V汽车MCU快速发展 HighTec 助力RISC-V汽车MCU快速发展 介绍HighTec公司基本情况以及主要产品，介绍HighTec针对Risc-V 系列IP的支持情况，指令支持介绍，编译器产品介绍。介绍HighTec 针对编译器功能安全的解决方案，对RISC-V汽车MCU的发展进行展望和总结 HighTec 助力RISC-V汽车MCU快速发展 HighTec 助力RISC-V汽车MCU快速发展 介绍HighTec公司基本情况以及主要产品，介绍HighTec针对Risc-V 系列IP的支持情况，指令支持介绍，编译器产品介绍。介绍HighTec 针对编译器功能安全的解决方案，对RISC-V汽车MCU的发展进行展望和总结
温吉辉
HighTec 中国区技术负责人
16:30 - 16:45 RISC-V车规级编译器：挑战与解决方案 RISC-V车规级编译器：挑战与解决方案 RISC-V架构因其灵活、开放等优势备受汽车领域的关注。目前国内外RISC-V IP厂商已推出多个系列车规级IP，且已被一些汽车领域的芯片厂商采用。在汽车软件开发中，编译器作为连接硬件与软件的关键桥梁，是进行系统开发的必要前提，它的使用须保证不引入可能影响系统安全性的额外风险。RISC-V开发者常用的开源编译器往往仅解决可用性的问题，对于高性能、安全可靠等方面存在不足。因此，为了推进RISC-V架构在汽车行业的广泛应用，车规级RISC-V编译器需要解决易用、高性能、安全可靠等方面的问题，与车规级RISC-V处理器应软硬协同发展。
鉴于上述现状，本演讲将首先分析针对RISC-V架构的车规级编译器面临的具体挑战：1. 指令支持的完备性及可扩展性；2. 工具链的性能；3. 如何确保功能安全。然后，针对所面临的上述挑战提出解决思路，最后展示具体的实现方案及应用效果。 		RISC-V车规级编译器：挑战与解决方案 RISC-V车规级编译器：挑战与解决方案 RISC-V架构因其灵活、开放等优势备受汽车领域的关注。目前国内外RISC-V IP厂商已推出多个系列车规级IP，且已被一些汽车领域的芯片厂商采用。在汽车软件开发中，编译器作为连接硬件与软件的关键桥梁，是进行系统开发的必要前提，它的使用须保证不引入可能影响系统安全性的额外风险。RISC-V开发者常用的开源编译器往往仅解决可用性的问题，对于高性能、安全可靠等方面存在不足。因此，为了推进RISC-V架构在汽车行业的广泛应用，车规级RISC-V编译器需要解决易用、高性能、安全可靠等方面的问题，与车规级RISC-V处理器应软硬协同发展。
鉴于上述现状，本演讲将首先分析针对RISC-V架构的车规级编译器面临的具体挑战：1. 指令支持的完备性及可扩展性；2. 工具链的性能；3. 如何确保功能安全。然后，针对所面临的上述挑战提出解决思路，最后展示具体的实现方案及应用效果。
胡灿
兆松科技 CMO
16:45 - 17:00 RISC-V 虚拟原型，提速汽车软件开发 RISC-V 虚拟原型，提速汽车软件开发 通过标准的 RISCV 虚拟原型，我们可以轻松的帮助汽车 OEM 和 Tier1 创建虚拟硬件开发环境。通过与软件工具链的集成，RISCV 虚拟原型以及FPGA原型能够让汽车软件开发者轻松的上手开发环境并进行测试调试，大幅节约开发周期。 RISC-V 虚拟原型，提速汽车软件开发 RISC-V 虚拟原型，提速汽车软件开发 通过标准的 RISCV 虚拟原型，我们可以轻松的帮助汽车 OEM 和 Tier1 创建虚拟硬件开发环境。通过与软件工具链的集成，RISCV 虚拟原型以及FPGA原型能够让汽车软件开发者轻松的上手开发环境并进行测试调试，大幅节约开发周期。
吴铁阳
伊迪安 联合创始人、MachineWare中国区代表
17:00 - 17:15 RISC-V架构助力智能汽车芯片自主化破局 RISC-V架构助力智能汽车芯片自主化破局 1.行业背景：智能汽车芯片需求爆发与国产化机遇。
2.破局之道：紫荆半导体的差异化战略选择。
3.产品实践：从研发到量产的RISC-V落地路径。
4.生态共建：标准制定与产业链协同创新。
RISC-V架构助力智能汽车芯片自主化破局 RISC-V架构助力智能汽车芯片自主化破局
1.行业背景：智能汽车芯片需求爆发与国产化机遇。
2.破局之道：紫荆半导体的差异化战略选择。
3.产品实践：从研发到量产的RISC-V落地路径。
4.生态共建：标准制定与产业链协同创新。
曹常锋
南京紫荆半导体 董事长
17:15 - 17:30 RISC-V上车：以开放生态重塑软件定义汽车 RISC-V上车：以开放生态重塑软件定义汽车 当前，汽车产业正经历“软件定义”与“芯片自主”的双重革命。RISC-V凭借指令集开源、灵活定制、地缘政治安全三大核心优势，成为破解中国汽车“缺芯少魂”困局的关键路径。然而，RISC-V上车绝非单点芯片替代，而是生态级协作的系统工程。尽管 RISC-V 生态发展迅速，吸引了众多国际科技巨头、IP 公司等参与，但相较于一些成熟的指令集架构，其生态仍有待进一步完善。例如，在开发工具方面，虽然已经有了一些支持 RISC-V 的编译器和调试工具，但在功能的丰富性和易用性上，与传统架构的开发工具相比仍有差距。此外，在软件库、中间件等方面，RISC-V 生态中的资源也相对有限，这在一定程度上影响了开发者的选择和应用开发的效率。
汽车行业对安全性和合规性有着极高的要求，需遵循如 ISO 26262（功能安全）、ISO 21434（网络安全）等严格标准。RISC-V 架构在灵活性方面的优势，也给其在满足这些安全标准时带来了挑战。IP 核提供商需要证明其内核在功能可靠性和运行安全性上的一致性，整个生态系统需要共同承担起验证与合规的责任。
针对目前RISC-V软件生态如何满足车规要求，如何快速量产，从以下三个方面进行主题演讲：
1.RISC-V在汽车领域的技术优势及应用场景
2.汽车软件生态中的协作挑战与RISC-V带来的解决方案，包括芯片设计协作、软硬件解耦架构和标准化工具链
3.RISC-V平台构建未来汽车软件生态协作模式，包括开源社区、OEM、Tier1和芯片厂商的角色定位与合作机制 		RISC-V上车：以开放生态重塑软件定义汽车 RISC-V上车：以开放生态重塑软件定义汽车 当前，汽车产业正经历“软件定义”与“芯片自主”的双重革命。RISC-V凭借指令集开源、灵活定制、地缘政治安全三大核心优势，成为破解中国汽车“缺芯少魂”困局的关键路径。然而，RISC-V上车绝非单点芯片替代，而是生态级协作的系统工程。尽管 RISC-V 生态发展迅速，吸引了众多国际科技巨头、IP 公司等参与，但相较于一些成熟的指令集架构，其生态仍有待进一步完善。例如，在开发工具方面，虽然已经有了一些支持 RISC-V 的编译器和调试工具，但在功能的丰富性和易用性上，与传统架构的开发工具相比仍有差距。此外，在软件库、中间件等方面，RISC-V 生态中的资源也相对有限，这在一定程度上影响了开发者的选择和应用开发的效率。
汽车行业对安全性和合规性有着极高的要求，需遵循如 ISO 26262（功能安全）、ISO 21434（网络安全）等严格标准。RISC-V 架构在灵活性方面的优势，也给其在满足这些安全标准时带来了挑战。IP 核提供商需要证明其内核在功能可靠性和运行安全性上的一致性，整个生态系统需要共同承担起验证与合规的责任。
针对目前RISC-V软件生态如何满足车规要求，如何快速量产，从以下三个方面进行主题演讲：
1.RISC-V在汽车领域的技术优势及应用场景
2.汽车软件生态中的协作挑战与RISC-V带来的解决方案，包括芯片设计协作、软硬件解耦架构和标准化工具链
3.RISC-V平台构建未来汽车软件生态协作模式，包括开源社区、OEM、Tier1和芯片厂商的角色定位与合作机制
张志强
上海知从科技有限公司 副总经理
EDA
主持人：
吴晓忠 合见工软 副总裁陈英仁 思尔芯 副总裁
7/18 9:00-12:30
302会议室
时间 主题 演讲者主题 & 演讲者
09:00 - 09:20 SVM：用可综合方法实现RISC-V处理器的高效验证 SVM：用可综合方法实现RISC-V处理器的高效验证 RISC-V开放指令集带来了领域专用定制处理器和微架构的快速发展。多样化的新型微架构需要高效的性能评估与验证工具以进行快速迭代开发。我们的工作集中于两个部分：(1) 周期行为级的微架构建模方法与仿真软件，以在快速迭代中准确的评估RTL修改对最终处理器性能的影响。(2) 面向RTL或类RTL模型的用户模式（系统调用模式）模拟方法，允许在未集成SoC且未适配目标基础软件栈的场景下直接运行多进程用户态Linux目标程序并进行性能统计。我们已经完成系统demo的验证并进行了开源。实验表明，我们的工具对目标硬件性能（周期数）的仿真结果准确率>98%，且仿真速度比基于Verilator的RTL全系统仿真快>5x。 SVM：用可综合方法实现RISC-V处理器的高效验证 SVM：用可综合方法实现RISC-V处理器的高效验证 RISC-V开放指令集带来了领域专用定制处理器和微架构的快速发展。多样化的新型微架构需要高效的性能评估与验证工具以进行快速迭代开发。我们的工作集中于两个部分：(1) 周期行为级的微架构建模方法与仿真软件，以在快速迭代中准确的评估RTL修改对最终处理器性能的影响。(2) 面向RTL或类RTL模型的用户模式（系统调用模式）模拟方法，允许在未集成SoC且未适配目标基础软件栈的场景下直接运行多进程用户态Linux目标程序并进行性能统计。我们已经完成系统demo的验证并进行了开源。实验表明，我们的工具对目标硬件性能（周期数）的仿真结果准确率>98%，且仿真速度比基于Verilator的RTL全系统仿真快>5x。
徐易难
中国科学院计算技术研究所 特别研究助理
北京开源芯片研究院 特别研究助理
09:20 - 09:40 面向高性能RISC-V多核处理器的硬件验证方法学-香山昆明湖16核完整CPU系统的大级联FPGA系统验证实践 面向高性能RISC-V多核处理器的硬件验证方法学-香山昆明湖16核完整CPU系统的大级联FPGA系统验证实践 本次分享介绍面向数据中心的RISC-V高性能核X200的架构以及各部分详细功能特性，一并介绍核间创新性可扩展的互联总线 面向高性能RISC-V多核处理器的硬件验证方法学-香山昆明湖16核完整CPU系统的大级联FPGA系统验证实践 面向高性能RISC-V多核处理器的硬件验证方法学-香山昆明湖16核完整CPU系统的大级联FPGA系统验证实践 本次分享介绍面向数据中心的RISC-V高性能核X200的架构以及各部分详细功能特性，一并介绍核间创新性可扩展的互联总线
曹梦侠
合见工软 验证产品线市场总监
09:40 - 10:00 Tessent UltraSight-V：面向 RISC-V 系统的片上调试与追踪解决方案 Tessent UltraSight-V：面向 RISC-V 系统的片上调试与追踪解决方案
Tessent UltraSight-V：面向 RISC-V 系统的片上调试与追踪解决方案 Tessent UltraSight-V：面向 RISC-V 系统的片上调试与追踪解决方案
李一凡
西门子EDA 客户技术经理
10:00 - 10:20 Nuclei Model:基于 System C 的 Near Cycle Model
Nuclei Model:基于 System C 的 Near Cycle Model
徐子泰
芯来科技 建模工程师
10:20 - 10:50 茶歇
茶歇
10:50 - 11:10 结合Andes ACE框架与AndesCycle加速RISC-V自订指令开发 结合Andes ACE框架与AndesCycle加速RISC-V自订指令开发 RISC‑V 开源可扩展的特性促进了各种计算领域的创新，然而开发扩展指令集却有很高的技术门槛，开发周期冗长。针对这个痛点，晶心科技（Andes Technology）已推出指令集设计工具（ACE framework and COPILOT），加速定制化指令开发。为了强化这套解决方案，现在更进一步推出周期精准的模拟器（AndesCycle），使软件开发者能用 C/C++ 语言扩展 RISC‑V 指令，同时做到行为与时序的模拟。这套软件驱动的工具消除了 RTL 设计的高门槛，使软件开发者在设计指令时，能自由引入第三方函数库，如 SoftFloat，大幅降低前期探索的成本。本次演讲会以两个案例示范这些软件工具如何加速设计：
1. 字节跳动针对影像编码所提案的 RVV 扩展
2. AI 运算中常见的元素运算核函数 RVV 扩展。 		结合Andes ACE框架与AndesCycle加速RISC-V自订指令开发 结合Andes ACE框架与AndesCycle加速RISC-V自订指令开发 RISC‑V 开源可扩展的特性促进了各种计算领域的创新，然而开发扩展指令集却有很高的技术门槛，开发周期冗长。针对这个痛点，晶心科技（Andes Technology）已推出指令集设计工具（ACE framework and COPILOT），加速定制化指令开发。为了强化这套解决方案，现在更进一步推出周期精准的模拟器（AndesCycle），使软件开发者能用 C/C++ 语言扩展 RISC‑V 指令，同时做到行为与时序的模拟。这套软件驱动的工具消除了 RTL 设计的高门槛，使软件开发者在设计指令时，能自由引入第三方函数库，如 SoftFloat，大幅降低前期探索的成本。本次演讲会以两个案例示范这些软件工具如何加速设计：
1. 字节跳动针对影像编码所提案的 RVV 扩展
2. AI 运算中常见的元素运算核函数 RVV 扩展。
颜敬哲
晶心科技 软件工程师
11:10 - 11:30 基于事务的加速技术在RISC-V高速高质量验证中的应用 基于事务的加速技术在RISC-V高速高质量验证中的应用 RISC-V验证接口(RVVI)为指令集架构(ISA)合规性与功能正确性验证提供了标准化框架。然而，随着定制化扩展带来的设计复杂度提升，RVVI依赖的传统仿真验证方法已显现瓶颈—限制执行速度、调试可视性及系统级验证的可扩展性。
本文阐述如何通过基于事务的加速技术(TBA)增强RVVI能力，借助虚拟平台(如S2C Genesis)与硬件仿真器(如S2C OmniArk)的协同仿真，实现高速高质量的验证流程。通过将RVVI测试场景解耦为可重用的事务流，证明TBA既能保持RVVI的合规检查能力，又可加速系统级验证。 		基于事务的加速技术在RISC-V高速高质量验证中的应用 基于事务的加速技术在RISC-V高速高质量验证中的应用 RISC-V验证接口(RVVI)为指令集架构(ISA)合规性与功能正确性验证提供了标准化框架。然而，随着定制化扩展带来的设计复杂度提升，RVVI依赖的传统仿真验证方法已显现瓶颈—限制执行速度、调试可视性及系统级验证的可扩展性。
本文阐述如何通过基于事务的加速技术(TBA)增强RVVI能力，借助虚拟平台(如S2C Genesis)与硬件仿真器(如S2C OmniArk)的协同仿真，实现高速高质量的验证流程。通过将RVVI测试场景解耦为可重用的事务流，证明TBA既能保持RVVI的合规检查能力，又可加速系统级验证。
杨德豪
思尔芯 软件工程师
11:30 - 11:50 借助RISC-V随机测试生成器解决HPC验证挑战 借助RISC-V随机测试生成器解决HPC验证挑战 凭借 RISC‑V 指令集开源、模块化的设计，高性能 RISC‑V CPU 正获得越来越广泛的应用。这一特性支持面向 AI、边缘计算、数据中心等多样化场景定制专用 RISC‑V 处理器，并推动其在工业界与学术界得到广泛采用。随着虚拟化管理程序（Hypervisor）与向量扩展（RVV）的集成，RISC‑V 更加适配高性能计算场景。但这也为 CPU 设计验证带来了显著的复杂度与挑战。
高性能 RISC‑V CPU 的开发者需要专用的设计验证工具，能够生成多样化、高复杂度的指令序列，以验证其 RISC‑V 实现的健壮性、功能正确性与性能。
本次演讲将重点阐述高性能 RISC‑V CPU 设计验证所面临的固有挑战，尤其聚焦于测试用例生成与结果检查问题。报告将说明面向这些挑战的验证工具需求，并结合新思科技（Synopsys）的 RISC‑V 验证工具（STING 与 ImperasDV）进行实例演示。 		借助RISC-V随机测试生成器解决HPC验证挑战 借助RISC-V随机测试生成器解决HPC验证挑战 凭借 RISC‑V 指令集开源、模块化的设计，高性能 RISC‑V CPU 正获得越来越广泛的应用。这一特性支持面向 AI、边缘计算、数据中心等多样化场景定制专用 RISC‑V 处理器，并推动其在工业界与学术界得到广泛采用。随着虚拟化管理程序（Hypervisor）与向量扩展（RVV）的集成，RISC‑V 更加适配高性能计算场景。但这也为 CPU 设计验证带来了显著的复杂度与挑战。
高性能 RISC‑V CPU 的开发者需要专用的设计验证工具，能够生成多样化、高复杂度的指令序列，以验证其 RISC‑V 实现的健壮性、功能正确性与性能。
本次演讲将重点阐述高性能 RISC‑V CPU 设计验证所面临的固有挑战，尤其聚焦于测试用例生成与结果检查问题。报告将说明面向这些挑战的验证工具需求，并结合新思科技（Synopsys）的 RISC‑V 验证工具（STING 与 ImperasDV）进行实例演示。
范宇杰
新思科技 应用工程师
11:50 - 12:10 RISC-V MMU Verification of Virtualization and Hypervisor Operation for CPU and SOC Platforms RISC-V MMU Verification of Virtualization and Hypervisor Operation for CPU and SOC Platforms RISC‑V 的出现给验证团队带来了诸多全新挑战。随着我们逐步转向更全面的系统级验证，以及面向通用场景的 RISC‑V 应用处理器，这类复杂验证场景将变得愈发普遍。
本次演讲将探讨一个复杂但极具代表性的验证挑战，适用于所有研发高端 RISC‑V 处理器核的团队，并展示 Breker RISC‑V 系统 VIP 中所覆盖的各类验证场景。
我们将重点围绕 ** 包含虚拟化与管理程序功能的内存管理单元（MMU）** 验证展开讨论。这些场景需要同时覆盖单核与多核设备，并兼顾 IOMMU（输入输出内存管理单元） 以及非核心 IP（uncore IP）之间的交互。
本次分享内容对所有从事 RISC‑V 处理器核设计、或在 SoC 中使用 RISC‑V 核的工程师及技术管理者都具有重要参考价值。 		RISC-V MMU Verification of Virtualization and Hypervisor Operation for CPU and SOC Platforms RISC-V MMU Verification of Virtualization and Hypervisor Operation for CPU and SOC Platforms RISC‑V 的出现给验证团队带来了诸多全新挑战。随着我们逐步转向更全面的系统级验证，以及面向通用场景的 RISC‑V 应用处理器，这类复杂验证场景将变得愈发普遍。
本次演讲将探讨一个复杂但极具代表性的验证挑战，适用于所有研发高端 RISC‑V 处理器核的团队，并展示 Breker RISC‑V 系统 VIP 中所覆盖的各类验证场景。
我们将重点围绕 ** 包含虚拟化与管理程序功能的内存管理单元（MMU）** 验证展开讨论。这些场景需要同时覆盖单核与多核设备，并兼顾 IOMMU（输入输出内存管理单元） 以及非核心 IP（uncore IP）之间的交互。
本次分享内容对所有从事 RISC‑V 处理器核设计、或在 SoC 中使用 RISC‑V 核的工程师及技术管理者都具有重要参考价值。
Adnan Hamid
Breker Verification Systems 创始人&CTO
12:10 - 12:30 基于开源EDA和开源IP的RISC-V芯片设计解决方案 报告介绍基于开源EDA工具、开源 IP 核及开源PDK构建的全链开源 RISC-V 芯片设计解决方案，支持从规格定义到软硬件系统的一站式SoC 设计。目前已有欧美团队初步打通基于开源IP核+开源EDA和开源PDK的demo级方案，但受限于跨国团队交流效率和资金支持等因素难以进一步规模化发展。本方案通过垂直整合的自研及成熟开源生态打破芯片设计的高成本与技术壁垒：前端采用 RISC-V 处理器核及 UART、SPI 等团队维护的开源 IP 库实现 SoC 敏捷定制；后端依托开源自研EDA工具链及开源 PDK，完成无授权限制的 RTL 到 GDSII 全流程设计；配套云原生设计平台支持多实例云端设计空间探索及实时在线交互式设计；结合多核拼片低成本流片，使个人芯片设计流片成为可能。报告中会主要介绍国际开源全链条芯片设计的发展现状，解决方案所依托的开源IP和开源EDA，包含参考芯片和开源接口IP、开源 EDA 平台iEDA、智能化设计框架AiEDA、云原生敏捷设计平台以及服务高校科研、中小企业定制芯片及“一生一芯”项目的应用示例。全链开源 RISC-V 芯片设计解决方案有望在未来大幅降低芯片设计原型验证的成本，展现了开源模式在芯片设计领域的可行性与规模化潜力，为 RISC-V 生态的普惠化发展提供新路径。 基于开源EDA和开源IP的RISC-V芯片设计解决方案 报告介绍基于开源EDA工具、开源 IP 核及开源PDK构建的全链开源 RISC-V 芯片设计解决方案，支持从规格定义到软硬件系统的一站式SoC 设计。目前已有欧美团队初步打通基于开源IP核+开源EDA和开源PDK的demo级方案，但受限于跨国团队交流效率和资金支持等因素难以进一步规模化发展。本方案通过垂直整合的自研及成熟开源生态打破芯片设计的高成本与技术壁垒：前端采用 RISC-V 处理器核及 UART、SPI 等团队维护的开源 IP 库实现 SoC 敏捷定制；后端依托开源自研EDA工具链及开源 PDK，完成无授权限制的 RTL 到 GDSII 全流程设计；配套云原生设计平台支持多实例云端设计空间探索及实时在线交互式设计；结合多核拼片低成本流片，使个人芯片设计流片成为可能。报告中会主要介绍国际开源全链条芯片设计的发展现状，解决方案所依托的开源IP和开源EDA，包含参考芯片和开源接口IP、开源 EDA 平台iEDA、智能化设计框架AiEDA、云原生敏捷设计平台以及服务高校科研、中小企业定制芯片及“一生一芯”项目的应用示例。全链开源 RISC-V 芯片设计解决方案有望在未来大幅降低芯片设计原型验证的成本，展现了开源模式在芯片设计领域的可行性与规模化潜力，为 RISC-V 生态的普惠化发展提供新路径。
解壁伟
中国科学院计算所 副研究员
前沿创新
主持人：
韩军 复旦大学 教授 集成芯片与系统全国重点实验室 IP与芯片架构创新中心主任黄波 华东师范大学数据科学与工程学院 特聘教授
7/18 13:30-17:30
302会议室
时间 主题 演讲者主题 & 演讲者
13:30 - 13:50 高能效具身智能计算架构与芯片 自主智能系统正成为芯片技术发展的新驱动力，国际器件与系统路线图（IRDS）连续两年（2022、2023）发布自主机器计算白皮书，明确指出发展未来自主智能系统芯片需关注具身智能这一重要方向 —— 其将大模型引入机器人，使其具备环境理解与推理能力并能在交互中持续学习，形成持续演化的技术架构。当前大模型嵌入机器人主要有单模块端到端、多模块端到端和混合 AI 系统三种技术范式，而混合 AI + 异构计算作为高效率的具身智能技术路线，可缓解对极大模型与算力的依赖。基于 RISC-V 开放指令架构开发面向具身智能计算需求的新型异构处理器核是构建超异构自主智能系统的重要途径，当前亟待突破片上自学习架构、高效多模态大模型推理、建图定位专用架构、运动规划专用架构及超异构资源映射与进程调度等关键问题。 高能效具身智能计算架构与芯片 自主智能系统正成为芯片技术发展的新驱动力，国际器件与系统路线图（IRDS）连续两年（2022、2023）发布自主机器计算白皮书，明确指出发展未来自主智能系统芯片需关注具身智能这一重要方向 —— 其将大模型引入机器人，使其具备环境理解与推理能力并能在交互中持续学习，形成持续演化的技术架构。当前大模型嵌入机器人主要有单模块端到端、多模块端到端和混合 AI 系统三种技术范式，而混合 AI + 异构计算作为高效率的具身智能技术路线，可缓解对极大模型与算力的依赖。基于 RISC-V 开放指令架构开发面向具身智能计算需求的新型异构处理器核是构建超异构自主智能系统的重要途径，当前亟待突破片上自学习架构、高效多模态大模型推理、建图定位专用架构、运动规划专用架构及超异构资源映射与进程调度等关键问题。
孙宏滨
西安交通大学 人工智能与机器人研究所教授
13:50 - 14:10 RISC-V软硬协同安全隔离：蓬莱实践 RISC-V软硬协同安全隔离：蓬莱实践 随着以ChatGPT、Mobile Agent、Recall等新型智能应用的出现，智能终端机密计算正在得到越来越多的关注。本次报告将介绍端侧智能应用在数据安全方面带来的新挑战，对底层系统软硬件提出的新需求，以及蓬莱RISC-V TEE在智能应用保护方面的尝试和思考。 RISC-V软硬协同安全隔离：蓬莱实践 RISC-V软硬协同安全隔离：蓬莱实践 随着以ChatGPT、Mobile Agent、Recall等新型智能应用的出现，智能终端机密计算正在得到越来越多的关注。本次报告将介绍端侧智能应用在数据安全方面带来的新挑战，对底层系统软硬件提出的新需求，以及蓬莱RISC-V TEE在智能应用保护方面的尝试和思考。
夏虞斌
上海交通大学 教授，博士生导师
14:10 - 14:30 大模型辅助的RISC-V SoC敏捷设计方法探索 大模型辅助的RISC-V SoC敏捷设计方法探索 人工智能的快速发展需要高能效的AI SoC芯片来满足现代应用的计算和能源限制，本次演讲将介绍一些基于RISC-V的设计方法的创新案例，以实现高能效和快速AI SoC设计。例如，我们探索了基于大模型的敏捷设计和优化方法，针对高性能CPU和领域定制SoC进行设计空间探索、设计代码生成、SoC集成等，通过探索敏捷芯片设计方法，设计人员可以显著提高芯片的计算能效和设计速度。 大模型辅助的RISC-V SoC敏捷设计方法探索 大模型辅助的RISC-V SoC敏捷设计方法探索 人工智能的快速发展需要高能效的AI SoC芯片来满足现代应用的计算和能源限制，本次演讲将介绍一些基于RISC-V的设计方法的创新案例，以实现高能效和快速AI SoC设计。例如，我们探索了基于大模型的敏捷设计和优化方法，针对高性能CPU和领域定制SoC进行设计空间探索、设计代码生成、SoC集成等，通过探索敏捷芯片设计方法，设计人员可以显著提高芯片的计算能效和设计速度。
贾天宇
北京大学 集成电路学院
助理教授
研究员
博士生导师
博雅青年学者
14:30 - 14:50 基于大语言模型的硬件自动化设计与验证 基于大语言模型的硬件自动化设计与验证 随着人工智能技术的突破，大语言模型（LLM）正深度赋能处理器设计与验证的全流程，推动芯片开发向智能化、高效化方向演进：
在处理器设计领域，大模型通过自然语言交互与代码生成能力，显著提升了架构设计、代码优化和生态工具链开发的效率。例如，英伟达ChipNeMo项目采用定制化领域适应技术（如领域预训练、指令微调和检索增强生成），在EDA脚本生成任务中实现超过50%的正确率，并通过参数压缩技术将模型规模缩小5倍仍保持性能。
在验证环节，大模型通过形式化验证和智能调试技术解决传统流程的痛点。例如，基于大模型的黄金模型生成技术（如Codasip L31内核验证框架）可自动生成断言模板，精准匹配端到端状态，有效捕捉仿真难以发现的隐匿错误。
本报告内容是面向RISC-V处理器设计与验证的大模型研究进展，并展望了发展趋势：未来，随着领域自适应训练、多模态数据融合等技术的深化，大模型有望实现从需求输入到流片验证的全闭环自主设计，尤其在专用处理器（如NPU/GPU）领域或率先突破人类设计极限：这一变革将重塑芯片产业生态，降低中小企业的技术门槛，加速智能计算硬件的创新迭代。 		基于大语言模型的硬件自动化设计与验证 基于大语言模型的硬件自动化设计与验证 随着人工智能技术的突破，大语言模型（LLM）正深度赋能处理器设计与验证的全流程，推动芯片开发向智能化、高效化方向演进：
在处理器设计领域，大模型通过自然语言交互与代码生成能力，显著提升了架构设计、代码优化和生态工具链开发的效率。例如，英伟达ChipNeMo项目采用定制化领域适应技术（如领域预训练、指令微调和检索增强生成），在EDA脚本生成任务中实现超过50%的正确率，并通过参数压缩技术将模型规模缩小5倍仍保持性能。
在验证环节，大模型通过形式化验证和智能调试技术解决传统流程的痛点。例如，基于大模型的黄金模型生成技术（如Codasip L31内核验证框架）可自动生成断言模板，精准匹配端到端状态，有效捕捉仿真难以发现的隐匿错误。
本报告内容是面向RISC-V处理器设计与验证的大模型研究进展，并展望了发展趋势：未来，随着领域自适应训练、多模态数据融合等技术的深化，大模型有望实现从需求输入到流片验证的全闭环自主设计，尤其在专用处理器（如NPU/GPU）领域或率先突破人类设计极限：这一变革将重塑芯片产业生态，降低中小企业的技术门槛，加速智能计算硬件的创新迭代。
赵地
中国科学院计算所 副研究员
齐洪钢
中国科学院大学 教授
14:50 - 15:10 利用RISC-V高级中断架构扩展满足实时应用需求 RISC‑V 提供了一系列中断架构，可面向各类应用场景。其中包括：
RISC‑V 特权级指令集架构中定义的核本地中断器（CLINT）、RISC‑V 高级中断架构（AIA），以及面向小型实时系统的专用中断控制器，例如核本地中断控制器（CLIC）。
所有中断架构均具备各自专属的编程模型，这给通用软件开发与合适虚拟化环境的构建带来了困难。
目前功能最丰富的中断架构是已通过 RISC‑V 标准化的 AIA。它支持单核 / 多核设计，并包含虚拟化扩展。
AIA 的主要缺点如下：
-缺少实时性 / 安全性相关特性，例如中断抢占、时序保障，且中断进入 / 退出时软件开销较大
-对于单核设计，外部中断控制器会占用显著的芯片面积
本报告介绍了面向实时 / 安全应用与资源受限系统所提出的 RISC‑V AIA 扩展方案，使其既能满足高端系统的实时 / 安全需求，也能适配虚拟化环境下的低端实时嵌入式系统。 		利用RISC-V高级中断架构扩展满足实时应用需求 RISC‑V 提供了一系列中断架构，可面向各类应用场景。其中包括：
RISC‑V 特权级指令集架构中定义的核本地中断器（CLINT）、RISC‑V 高级中断架构（AIA），以及面向小型实时系统的专用中断控制器，例如核本地中断控制器（CLIC）。
所有中断架构均具备各自专属的编程模型，这给通用软件开发与合适虚拟化环境的构建带来了困难。
目前功能最丰富的中断架构是已通过 RISC‑V 标准化的 AIA。它支持单核 / 多核设计，并包含虚拟化扩展。
AIA 的主要缺点如下：
-缺少实时性 / 安全性相关特性，例如中断抢占、时序保障，且中断进入 / 退出时软件开销较大
-对于单核设计，外部中断控制器会占用显著的芯片面积
本报告介绍了面向实时 / 安全应用与资源受限系统所提出的 RISC‑V AIA 扩展方案，使其既能满足高端系统的实时 / 安全需求，也能适配虚拟化环境下的低端实时嵌入式系统。
Rich Collins
新思科技ARC-V 处理器及生态系统产品管理高级总监
15:10 - 15:40 茶歇
茶歇
15:40 - 16:00 Achieving Persistent Tagging for Robust Stack Memory Error Protection
Achieving Persistent Tagging for Robust Stack Memory Error Protection
Carlo Ramponi
特伦托大学 博士安全研究员
16:00 - 16:20 将RISC-V拓展至VLIW/SIMD架构，应对特定应用工作负载
将RISC-V拓展至VLIW/SIMD架构，应对特定应用工作负载 将RISC-V拓展至VLIW/SIMD架构，应对特定应用工作负载
毛海雪
新思科技 资深应用工程师
16:20 - 16:40 DSP领域最新RISC-V指令集及DSA在无线领域中的创新应用 DSP领域最新RISC-V指令集及DSA在无线领域中的创新应用 本主题介绍了最新的DSP领域基于RISC-V RVV指令集架构的信号处理指令创新，以及其在无线通信领域的应用和成果，目前Xcmvw指令集作为未来RVV DSP TG参考的基础。除此之外还会介绍一种支持RISC-V指令集的近存计算架构、乱序发射、超流水的矢量处理器架构XVE(X Vector Engine, X 表示不同的应用场景)，展示了其在5G通信领域的应用以及其优势。这种架构不但适用于无线信号处理领域，也能够很好的支持神经网络和大语言模型的推理加速。 DSP领域最新RISC-V指令集及DSA在无线领域中的创新应用 DSP领域最新RISC-V指令集及DSA在无线领域中的创新应用 本主题介绍了最新的DSP领域基于RISC-V RVV指令集架构的信号处理指令创新，以及其在无线通信领域的应用和成果，目前Xcmvw指令集作为未来RVV DSP TG参考的基础。除此之外还会介绍一种支持RISC-V指令集的近存计算架构、乱序发射、超流水的矢量处理器架构XVE(X Vector Engine, X 表示不同的应用场景)，展示了其在5G通信领域的应用以及其优势。这种架构不但适用于无线信号处理领域，也能够很好的支持神经网络和大语言模型的推理加速。
李高山
芯昇科技 芯片架构设计师
高级专家
中国移动拔尖人才
16:40 - 17:00 Sophon：低延迟、可扩展的RISC-V架构 Sophon是一个低延迟，可扩展的开源RISC-V设计。与现有内核相比，Sophon有两个特点：
一、低延迟、确定性架构：Sophon内核采用单周期设计，支持RV32I指令集，所有指令的延迟均为1个时钟周期（包括：1）算术指令；2）分支指令；3）load/store指令），因此Sophon是一种执行时间可重复架构（time-repeatable architecture）。这种特性特别适合应用在：1）硬实时系统。例如可编程接口，软件编写完成之后就可以计算出执行时间，进而满足接口的时序要求。2）高安系统：Sophon支持的所有指令的延迟都是等长的，因此运行在Sophon上的加解密算法不容易产生侧信道泄露。
二、快速高效的自定义指令扩展接口：受限于流水线微架构中存在的依赖性，常规的自定义指令接口通常只能在内核和外部加速器之间传递个数有限的操作数（例如：一条指令中传递2个源操作数，返回1个结果操作数）。由于Sophon采用了单周期架构，在1个时钟周期内完成取指、执行、提交等操作，因此前后序指令之间不存在依赖性。基于这个特性，Sophon的自定义指令扩展接口可以在单条指令同时传递最高32个源操作数并返回32个结果操作数，这样就加快了内核与外部寄存器之间的数据交换，从而可以实现超低延迟的自定义指令扩展。 		Sophon：低延迟、可扩展的RISC-V架构 Sophon是一个低延迟，可扩展的开源RISC-V设计。与现有内核相比，Sophon有两个特点：
一、低延迟、确定性架构：Sophon内核采用单周期设计，支持RV32I指令集，所有指令的延迟均为1个时钟周期（包括：1）算术指令；2）分支指令；3）load/store指令），因此Sophon是一种执行时间可重复架构（time-repeatable architecture）。这种特性特别适合应用在：1）硬实时系统。例如可编程接口，软件编写完成之后就可以计算出执行时间，进而满足接口的时序要求。2）高安系统：Sophon支持的所有指令的延迟都是等长的，因此运行在Sophon上的加解密算法不容易产生侧信道泄露。
二、快速高效的自定义指令扩展接口：受限于流水线微架构中存在的依赖性，常规的自定义指令接口通常只能在内核和外部加速器之间传递个数有限的操作数（例如：一条指令中传递2个源操作数，返回1个结果操作数）。由于Sophon采用了单周期架构，在1个时钟周期内完成取指、执行、提交等操作，因此前后序指令之间不存在依赖性。基于这个特性，Sophon的自定义指令扩展接口可以在单条指令同时传递最高32个源操作数并返回32个结果操作数，这样就加快了内核与外部寄存器之间的数据交换，从而可以实现超低延迟的自定义指令扩展。
黄哲
鹏城实验室 工程师
17:00 - 17:15 高性能RISC-V SoC架构进展与展望 高性能RISC-V SoC架构进展与展望 随着RISC-V日益普及，RISC-V处理器的应用范围已经从MCU、AIoT等嵌入式设备向桌面级、高性能计算等更高规格的应用场景发展。最近几年高性能的RISC-V处理器IP核层出不穷，与之匹配的SOC硬件架构也需要同步发展，来解决诸如带宽瓶颈、虚拟化、安全性等方面的挑战。本次演讲将着重探讨以下几个话题: 1) 高性能RISC-V SOC现状 2）高性能RISC-V SOC所面临的技术挑战 3）时擎科技的Cybertron高性能RISC-V SOC平台介绍4）高性能RISC-V SOC未来展望。 高性能RISC-V SoC架构进展与展望 高性能RISC-V SoC架构进展与展望 随着RISC-V日益普及，RISC-V处理器的应用范围已经从MCU、AIoT等嵌入式设备向桌面级、高性能计算等更高规格的应用场景发展。最近几年高性能的RISC-V处理器IP核层出不穷，与之匹配的SOC硬件架构也需要同步发展，来解决诸如带宽瓶颈、虚拟化、安全性等方面的挑战。本次演讲将着重探讨以下几个话题: 1) 高性能RISC-V SOC现状 2）高性能RISC-V SOC所面临的技术挑战 3）时擎科技的Cybertron高性能RISC-V SOC平台介绍4）高性能RISC-V SOC未来展望。
倪潇飞
时擎科技 无锡研发中心负责人
17:15 - 17:30 Chiplet集成先进封装发展趋势与应用展望 Chiplet集成先进封装发展趋势与应用展望 随着 RISC-V 开源架构的爆发式增长，芯片设计面临多维度物理约束的复杂挑战。传统单一场仿真已无法满足高性能、低功耗及高可靠性的协同优化需求。本次演讲将探讨如何通过多物理场耦合仿真技术与下一代 EDA 工具链的深度整合，加速 RISC-V 芯片设计研发。 Chiplet集成先进封装发展趋势与应用展望 Chiplet集成先进封装发展趋势与应用展望 随着 RISC-V 开源架构的爆发式增长，芯片设计面临多维度物理约束的复杂挑战。传统单一场仿真已无法满足高性能、低功耗及高可靠性的协同优化需求。本次演讲将探讨如何通过多物理场耦合仿真技术与下一代 EDA 工具链的深度整合，加速 RISC-V 芯片设计研发。
代文亮
芯和半导体 创始人&总裁
投资与并购
主持人：
王林 华登国际管理合伙人费飞 上海国投孚腾资本总经理
7/18 9:00-12:00
204会议室
时间 主题 演讲者主题 & 演讲者
09:00 - 09:05 领导致辞
领导致辞
09:05 - 09:10 分论坛主席致辞
分论坛主席致辞
09:10 - 09:30 RISC-V产业投资生态布局分享
RISC-V产业投资生态布局分享
费飞
上海国投孚腾资本 总经理
09:30 - 09:50 芯片设计业投资与并购的现状及展望
芯片设计业投资与并购的现状及展望
孙玉望
中芯聚源 合伙人总裁
09:50 - 10:10 关于芯片行业整合趋势和交易实务的几点思考
关于芯片行业整合趋势和交易实务的几点思考
蒋志昂
思瑞浦 战略规划投资并购负责人
10:10 - 10:30 近期A股并购重组市场概况和趋势
近期A股并购重组市场概况和趋势
左迪
华泰联合证券 董事总经理
10:30 - 11:00 茶歇
茶歇
11:00 - 11:30 圆桌论坛一：生态金融之桥
圆桌论坛一：生态金融之桥
主持人：赵海生
嘉宾：灵睿智芯、进迭科技、隼瞻科技、华登国际、建设银行、股交中心
11:30 - 12:00 圆桌论坛二：并购标的解码
圆桌论坛二：并购标的解码
主持人：赵海生
嘉宾：芯原股份、灿芯股份、南芯科技、聚辰股份、泰凌微电子、合见工软、张江高科
教育与人才培养
主持人：
周平强 上海科技大学 信息学院 副院长郭小军 上海交通大学 集成电路学院 常务副院长
7/18 13:30-17:30
204会议室
时间 主题 演讲者主题 & 演讲者
13:30 - 13:50 “一生一芯”计划——从零开始设计自己的RISC-V处理器芯片 “一生一芯”计划——从零开始设计自己的RISC-V处理器芯片 “一生一芯”计划将指导学生完成一款可流片的RISC-V处理器芯片，并运行自己编写的简易操作系统和真实程序，在芯片设计的过程中帮助学生建立程序、运行时环境、编译器、操作系统、指令集架构和微结构设计之间的关联认识。本报告将介绍“一生一芯”计划当前的教学方案，并通过若干案例展示学生如何全面认识计算机系统。 “一生一芯”计划——从零开始设计自己的RISC-V处理器芯片 “一生一芯”计划——从零开始设计自己的RISC-V处理器芯片 “一生一芯”计划将指导学生完成一款可流片的RISC-V处理器芯片，并运行自己编写的简易操作系统和真实程序，在芯片设计的过程中帮助学生建立程序、运行时环境、编译器、操作系统、指令集架构和微结构设计之间的关联认识。本报告将介绍“一生一芯”计划当前的教学方案，并通过若干案例展示学生如何全面认识计算机系统。
余子濠
中国科学院 计算技术研究所 博士
北京开源芯片研究院 工程师
13:50 - 14:10 基于RISC-V生态系统的计算机体系结构与AI加速器设计教学 基于RISC-V生态系统的计算机体系结构与AI加速器设计教学 本次演讲将介绍一套以 RISC-V 指令集架构为核心的教学框架，该框架适用于计算机体系结构、嵌入式系统开发、大规模数字集成电路设计等课程的基础与高阶知识点教学，并重点围绕 AI 加速器展开讲解。RISC-V 具备的模块化、简洁性与开源特性，为实践式教学打造了无可比拟的平台，能让学生完整掌握从指令集定义到 RTL 实现的全技术栈开发流程。
该课程体系将计算机体系结构核心原理，与复杂数字系统的大规模数字设计实用方法相融合；尤为关键的是，依托 RISC-V 的可扩展特性，课程还延伸至领域专用架构教学领域，指导学生针对特定工作负载，完成定制化 AI 加速器核的设计、实现与优化全流程。
通过将理论知识与基于 RISC-V 的实际项目深度结合，这套教学方法能让学生建立系统化的知识体系，掌握扎实的实践技能，使其能够在飞速发展的处理器与专用硬件设计领域（尤其是人工智能应用方向）开展创新研究与开发工作。 		基于RISC-V生态系统的计算机体系结构与AI加速器设计教学 基于RISC-V生态系统的计算机体系结构与AI加速器设计教学 本次演讲将介绍一套以 RISC-V 指令集架构为核心的教学框架，该框架适用于计算机体系结构、嵌入式系统开发、大规模数字集成电路设计等课程的基础与高阶知识点教学，并重点围绕 AI 加速器展开讲解。RISC-V 具备的模块化、简洁性与开源特性，为实践式教学打造了无可比拟的平台，能让学生完整掌握从指令集定义到 RTL 实现的全技术栈开发流程。
该课程体系将计算机体系结构核心原理，与复杂数字系统的大规模数字设计实用方法相融合；尤为关键的是，依托 RISC-V 的可扩展特性，课程还延伸至领域专用架构教学领域，指导学生针对特定工作负载，完成定制化 AI 加速器核的设计、实现与优化全流程。
通过将理论知识与基于 RISC-V 的实际项目深度结合，这套教学方法能让学生建立系统化的知识体系，掌握扎实的实践技能，使其能够在飞速发展的处理器与专用硬件设计领域（尤其是人工智能应用方向）开展创新研究与开发工作。
刘思廷
上海科技大学 信息学院 研究员
14:10 - 14:30 基于RISC-V 处理器嵌入式教学与应用实践 基于RISC-V 处理器嵌入式教学与应用实践 报告分析了国内嵌入式RISC-V 处理器市场、技术和产业应用现状，分享对RISC-V 应用普及和嵌入式教学采用所面临挑战的思考，报告介绍出版《深入理解RISC-V程序开发（第二版）》更新的重点内容和作者的考量。 报告简述RISC-V 处理器架构特点，介绍“嵌入式微处理器系统”课程中采用RISC-V 处理器的教学内容，比较RV32与传统Arm Cortex-M 架构处理器不同之处，分析将程序从Cortex-M移植到RV32中的问题，探讨RV64 SoC 中的NPU在嵌入式AI应用方法 。 基于RISC-V 处理器嵌入式教学与应用实践 基于RISC-V 处理器嵌入式教学与应用实践 报告分析了国内嵌入式RISC-V 处理器市场、技术和产业应用现状，分享对RISC-V 应用普及和嵌入式教学采用所面临挑战的思考，报告介绍出版《深入理解RISC-V程序开发（第二版）》更新的重点内容和作者的考量。 报告简述RISC-V 处理器架构特点，介绍“嵌入式微处理器系统”课程中采用RISC-V 处理器的教学内容，比较RV32与传统Arm Cortex-M 架构处理器不同之处，分析将程序从Cortex-M移植到RV32中的问题，探讨RV64 SoC 中的NPU在嵌入式AI应用方法 。
林金龙
北京大学 软件与微电子学院 教授
何小庆
嵌入式联谊会秘书长
《嵌入式技术与智能系统》副主编
麦克泰软件创始人
14:30 - 14:50 融合RISC-V开放平台的数字逻辑与SoC设计教育实践 融合RISC-V开放平台的数字逻辑与SoC设计教育实践 随着RISC-V开源平台的迅猛发展，SoC设计领域正面临着前所未有的机遇与挑战。在这一背景下，如何将RISC-V技术深度融入教学实践，成为培养适应时代需求的集成电路设计人才的关键。本文基于上海交通大学的探索与实践，详细介绍了围绕RISC-V开源平台构建的数字逻辑与SoC设计课程体系，以及该体系的实施成效。 融合RISC-V开放平台的数字逻辑与SoC设计教育实践 融合RISC-V开放平台的数字逻辑与SoC设计教育实践 随着RISC-V开源平台的迅猛发展，SoC设计领域正面临着前所未有的机遇与挑战。在这一背景下，如何将RISC-V技术深度融入教学实践，成为培养适应时代需求的集成电路设计人才的关键。本文基于上海交通大学的探索与实践，详细介绍了围绕RISC-V开源平台构建的数字逻辑与SoC设计课程体系，以及该体系的实施成效。
孙亚男
上海交通大学 集成电路学院 副教授
14:50 - 15:10 “东山”RISC-V人才培养计划 “东山”RISC-V人才培养计划 “东山”集群是全球首个使用RISC-V架构的服务器集群，共有6组机柜，6144个内核，算力达到476.8T FLOPS，存储达到126 TB，可以满足大规模智算的需要。集群投入使用一年多以来，向国内10余家单位提供了免费的实验算力，进行了300余个的软件适配和优化工作，在知乎（https://www.zhihu.com/people/dahogn）发表了160个RISC-V相关的工作进展报告，有效支撑了“甲辰计划”、“松竹梅计划”等RISC-V生态建设和人才培养项目。经过细致的总结和筹备，将在RISC-V中国峰会（上海）推出“东山”RISC-V人才培养计划，目标是到2030年，培养8000在校本科生使用RISC-V相关软硬件技术，完成1门实践课程的完整学习，并参加1次学科竞赛。为此，首批面向山东大学2025级新生捐赠的1000套MikeV Duo RISC-V开发板已经完成了采购和筹备，进行入门设计（彩蛋）、相关实践课程设计等，并筹备相关的学科竞赛。进一步扩大“东山”集群算力的全球开放和申请使用，成为RISC-V大规模算力的典型基础设施。 “东山”RISC-V人才培养计划 “东山”RISC-V人才培养计划 “东山”集群是全球首个使用RISC-V架构的服务器集群，共有6组机柜，6144个内核，算力达到476.8T FLOPS，存储达到126 TB，可以满足大规模智算的需要。集群投入使用一年多以来，向国内10余家单位提供了免费的实验算力，进行了300余个的软件适配和优化工作，在知乎（https://www.zhihu.com/people/dahogn）发表了160个RISC-V相关的工作进展报告，有效支撑了“甲辰计划”、“松竹梅计划”等RISC-V生态建设和人才培养项目。经过细致的总结和筹备，将在RISC-V中国峰会（上海）推出“东山”RISC-V人才培养计划，目标是到2030年，培养8000在校本科生使用RISC-V相关软硬件技术，完成1门实践课程的完整学习，并参加1次学科竞赛。为此，首批面向山东大学2025级新生捐赠的1000套MikeV Duo RISC-V开发板已经完成了采购和筹备，进行入门设计（彩蛋）、相关实践课程设计等，并筹备相关的学科竞赛。进一步扩大“东山”集群算力的全球开放和申请使用，成为RISC-V大规模算力的典型基础设施。
戴鸿君
山东大学 智能创新研究院/软件学院 双聘教授
15:10 - 15:30 面向研究生的RISC-V处理器与DFT技术课程：扫描链插入与测试覆盖率分析教学实践 面向研究生的RISC-V处理器与DFT技术课程：扫描链插入与测试覆盖率分析教学实践 随着RISC-V架构加速半导体创新，行业面临可测试性设计（DFT）专业人才的严重短缺。本演讲展示了一门面向研究生的课程，旨在为学生提供针对RISC-V处理器的实用DFT技能。
课程聚焦于引导学生完成DFT设计的各个阶段。学生将学习开发定制化DFT解决方案，重点掌握扫描链插入技术。学生将实践在RTL代码中插入扫描链、优化测试结构以减少时间和开销，并生成用于DFT的测试向量。
测试覆盖率分析是课程的核心内容。通过仿真，学生将开展故障注入实验，以衡量和提升DFT设计的有效性。例如，通过模拟RISC-V取指令单元中的固定型0/1故障等真实制造缺陷，学生将优化测试模式以实现更高的覆盖率。
为衔接理论与实践，课程融入了来自行业合作的真实案例研究，让学生接触RISC-V芯片开发中的实际挑战，包括低功耗设计等。课程结束后，学生将能够为RISC-V处理器制定完整的DFT方案，实现学术知识与产业需求的对接。这种教学模式旨在解决RISC-V DFT领域的人才缺口，并为高校加强专业课程建设提供可落地的参考。 		面向研究生的RISC-V处理器与DFT技术课程：扫描链插入与测试覆盖率分析教学实践 面向研究生的RISC-V处理器与DFT技术课程：扫描链插入与测试覆盖率分析教学实践 随着RISC-V架构加速半导体创新，行业面临可测试性设计（DFT）专业人才的严重短缺。本演讲展示了一门面向研究生的课程，旨在为学生提供针对RISC-V处理器的实用DFT技能。
课程聚焦于引导学生完成DFT设计的各个阶段。学生将学习开发定制化DFT解决方案，重点掌握扫描链插入技术。学生将实践在RTL代码中插入扫描链、优化测试结构以减少时间和开销，并生成用于DFT的测试向量。
测试覆盖率分析是课程的核心内容。通过仿真，学生将开展故障注入实验，以衡量和提升DFT设计的有效性。例如，通过模拟RISC-V取指令单元中的固定型0/1故障等真实制造缺陷，学生将优化测试模式以实现更高的覆盖率。
为衔接理论与实践，课程融入了来自行业合作的真实案例研究，让学生接触RISC-V芯片开发中的实际挑战，包括低功耗设计等。课程结束后，学生将能够为RISC-V处理器制定完整的DFT方案，实现学术知识与产业需求的对接。这种教学模式旨在解决RISC-V DFT领域的人才缺口，并为高校加强专业课程建设提供可落地的参考。
梁峰
西安交通大学 微电子学院 教授&博士生导师
15:30 - 16:00 茶歇
茶歇
16:00 - 16:20 基于RISC-V的教育方案与初步实践 基于RISC-V的教育方案与初步实践 本演讲将介绍赛昉科技结合RISC-V，AI以及鸿蒙等新技术开发的各种教育方案、资源以及实际案例。包括面向中小学的科技校园方案，面向高校学生的基于RISC-V的两套课程（嵌入式开发课程和芯片开发课程），以及面向实际应用开发套。 基于RISC-V的教育方案与初步实践 基于RISC-V的教育方案与初步实践 本演讲将介绍赛昉科技结合RISC-V，AI以及鸿蒙等新技术开发的各种教育方案、资源以及实际案例。包括面向中小学的科技校园方案，面向高校学生的基于RISC-V的两套课程（嵌入式开发课程和芯片开发课程），以及面向实际应用开发套。
范健
赛昉科技 销售总监
16:20 - 16:40 RISC-V软件平台开发和“芯原杯”嵌入式软件开发大赛介绍 RISC-V软件平台开发和“芯原杯”嵌入式软件开发大赛介绍 芯原设计开发了众多基于RISC-V的芯片，包括支持BLE的IoT芯片，支持AI功能的AIoT芯片，车载芯片和高性能芯片等系列。该部分介绍芯原基于这些芯片平台所做的软件人才培训，软件开发实验和软件功能开发等工作；同时包含“芯原杯”嵌入式软件开发大赛相关介绍，该大赛激发在校大学生对于嵌入式软件学习和开发的热情，推广RISC-V软件开发技术，帮助国家培养更多的RISC-V软件开发技术人才。 RISC-V软件平台开发和“芯原杯”嵌入式软件开发大赛介绍 RISC-V软件平台开发和“芯原杯”嵌入式软件开发大赛介绍 芯原设计开发了众多基于RISC-V的芯片，包括支持BLE的IoT芯片，支持AI功能的AIoT芯片，车载芯片和高性能芯片等系列。该部分介绍芯原基于这些芯片平台所做的软件人才培训，软件开发实验和软件功能开发等工作；同时包含“芯原杯”嵌入式软件开发大赛相关介绍，该大赛激发在校大学生对于嵌入式软件学习和开发的热情，推广RISC-V软件开发技术，帮助国家培养更多的RISC-V软件开发技术人才。
林时放
芯原股份 软件总监
16:40 - 17:30 圆桌论坛：共建·共享·共育：开源《RISC-V导论》课件赋能高校人才培养新生态 圆桌论坛：共建·共享·共育：开源《RISC-V导论》课件赋能高校人才培养新生态
主持人：戴伟民
上海开放处理器产业创新中心理事长
圆桌嘉宾：
胡振波
芯来科技 创始人
段建钢
上海开放处理器产业创新中心 高级顾问
邹卓
复旦大学未来信息创新学院 教授
孙亚男
上海交通大学集成电路学院 副教授
张睿
复旦大学计算与智能创新学院 高级工程师
计算机国家级实验教学示范中心 副主任
梁峰
西安交通大学微电子学院 教授
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